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    METHOD OF FABRICATING SEMICONDUCTOR DEVICE
    5.
    发明申请
    METHOD OF FABRICATING SEMICONDUCTOR DEVICE 审中-公开
    制造半导体器件的方法

    公开(公告)号：US20110104864A1

    公开(公告)日：2011-05-05

    申请号：US12985309

    申请日：2011-01-05

    申请人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

    发明人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

    IPC分类号： H01L21/336

    CPC分类号： H01L21/26513 ,  H01L21/26506 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7847 ,  H01L29/7848

    摘要： A method of fabricating a complementary metal oxide semiconductor (CMOS) device is provided. A first conductive type MOS transistor including a source/drain region using a semiconductor compound as major material is formed in a first region of a substrate. A second conductive type MOS transistor is formed in a second region of the substrate. Next, a pre-amorphous implantation (PAI) process is performed to amorphize a gate conductive layer of the second conductive type MOS transistor. Thereafter, a stress-transfer-scheme (STS) is formed on the substrate in the second region to generate a stress in the gate conductive layer. Afterwards, a rapid thermal annealing (RTA) process is performed to activate the dopants in the source/drain region. Then, the STS is removed.

    摘要翻译： 提供了制造互补金属氧化物半导体（CMOS）器件的方法。 在衬底的第一区域中形成包括使用半导体化合物作为主要材料的源/漏区的第一导电型MOS晶体管。 在基板的第二区域中形成第二导电型MOS晶体管。 接下来，执行预非晶体注入（PAI）工艺以使第二导电型MOS晶体管的栅极导电层非晶化。 此后，在第二区域中的基板上形成应力转移方案（STS），以在栅极导电层中产生应力。 之后，进行快速热退火（RTA）处理以激活源极/漏极区域中的掺杂剂。 然后，STS被删除。

    Method of fabricating semiconductor device
    7.
    发明授权
    Method of fabricating semiconductor device 有权
    制造半导体器件的方法

    公开(公告)号：US07888194B2

    公开(公告)日：2011-02-15

    申请号：US11681987

    申请日：2007-03-05

    申请人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

    发明人： Li-Shian Jeng ,  Cheng-Tung Huang ,  Shyh-Fann Ting ,  Wen-Han Hung ,  Kun-Hsien Lee ,  Meng-Yi Wu ,  Tzyy-Ming Cheng

    IPC分类号： H01L21/8238

    CPC分类号： H01L21/823807 ,  H01L21/26506 ,  H01L21/823814 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7847 ,  H01L29/7848

    摘要： A method of fabricating a complementary metal oxide semiconductor (CMOS) device is provided. A first conductive type MOS transistor including a source/drain region using a semiconductor compound as major material is formed in a first region of a substrate. A second conductive type MOS transistor is formed in a second region of the substrate. Next, a pre-amorphous implantation (PAI) process is performed to amorphize a gate conductive layer of the second conductive type MOS transistor. Thereafter, a stress-transfer-scheme (STS) is formed on the substrate in the second region to generate a stress in the gate conductive layer. Afterwards, a rapid thermal annealing (RTA) process is performed to activate the dopants in the source/drain region. Then, the STS is removed.

    摘要翻译： 提供了制造互补金属氧化物半导体（CMOS）器件的方法。 在衬底的第一区域中形成包括使用半导体化合物作为主要材料的源/漏区的第一导电型MOS晶体管。 在基板的第二区域中形成第二导电型MOS晶体管。 接下来，执行预非晶体注入（PAI）工艺以使第二导电型MOS晶体管的栅极导电层非晶化。 此后，在第二区域中的基板上形成应力转移方案（STS），以在栅极导电层中产生应力。 之后，进行快速热退火（RTA）处理以激活源极/漏极区域中的掺杂剂。 然后，STS被删除。

    Method of forming CMOS transistor
    8.
    发明授权
    Method of forming CMOS transistor 有权
    CMOS晶体管的形成方法

    公开(公告)号：US07875520B2

    公开(公告)日：2011-01-25

    申请号：US12056277

    申请日：2008-03-27

    申请人： Meng-Yi Wu ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Kun-Hsien Lee ,  Li-Shian Jeng ,  Shih-Jung Tu ,  Yu-Ming Lin ,  Yao-Chin Cheng

    发明人： Meng-Yi Wu ,  Cheng-Tung Huang ,  Wen-Han Hung ,  Shyh-Fann Ting ,  Kun-Hsien Lee ,  Li-Shian Jeng ,  Shih-Jung Tu ,  Yu-Ming Lin ,  Yao-Chin Cheng

    IPC分类号： H01L21/336

    CPC分类号： H01L21/823814 ,  H01L21/823807 ,  H01L29/7848

    摘要： A method of forming CMOS transistor is disclosed. A CMOS transistor having a first active area and a second active area is provided. In order to maintain the concentration of the dopants in the second active area, according to the method of the present invention an ion implantation process is performed to form a lightly doped drain (LDD) in the second active area after an epitaxial layer is formed in the first active area. On the other hand, the ion implantation process is performed to form the respective LDD of the first active area and the second active area. After the epitaxial layer in the first active area is formed, another ion implantation process is performed to implant dopants into the LDD of the second active area again.

    摘要翻译： 公开了一种形成CMOS晶体管的方法。 提供具有第一有源区和第二有源区的CMOS晶体管。 为了保持第二有源区中的掺杂剂的浓度，根据本发明的方法，在形成外延层之后，在第二有源区中进行离子注入工艺以形成轻掺杂漏极（LDD） 第一个活跃区域。 另一方面，进行离子注入处理，以形成第一有源区和第二有源区的相应LDD。 在形成第一有源区中的外延层之后，再次执行另一种离子注入工艺以将掺杂剂注入到第二有源区的LDD中。

    NOR FLAH MEMORY CELL AND STRUCTURE THEREOF
    9.
    发明申请
    NOR FLAH MEMORY CELL AND STRUCTURE THEREOF 审中-公开

    公开(公告)号：US20130121079A1

    公开(公告)日：2013-05-16

    申请号：US13295102

    申请日：2011-11-14

    申请人： Meng-Yi Wu ,  Ching-Sung Yang

    发明人： Meng-Yi Wu ,  Ching-Sung Yang

    IPC分类号： G11C16/04 ,  H01L29/78

    CPC分类号： H01L29/792 ,  G11C16/0433 ,  H01L27/1157 ,  H01L29/518

    摘要： The present invention provides a NOR flash memory cell. The NOR flash memory cell includes a first transistor, a second transistor and at least one third transistor. The first transistor has a control terminal, a first terminal and a second terminal. The control terminal used to receive a word line signal and the first terminal used to receive a bit line signal. A gate of the first transistor comprises a silicon-rich nitride layer and an oxide layer, wherein the silicon-rich nitride layer is buried in the oxide layer. A control terminal of the second transistor used to receive a read signal. A second terminal of the second transistor used to transport a source line signal according to the read signal. The third transistor coupled between the first transistor and the bit line signal, and a control terminal of the third transistor receives a midway control signal.

    摘要翻译： 本发明提供了一种NOR闪存单元。 NOR闪存单元包括第一晶体管，第二晶体管和至少一个第三晶体管。 第一晶体管具有控制端子，第一端子和第二端子。 用于接收字线信号的控制终端和用于接收位线信号的第一终端。 第一晶体管的栅极包括富含硅的氮化物层和氧化物层，其中富含硅的氮化物层被掩埋在氧化物层中。 用于接收读取信号的第二晶体管的控制端。 第二晶体管的第二端子用于根据读取信号传输源极线信号。 耦合在第一晶体管和位线信号之间的第三晶体管，以及第三晶体管的控制端子接收中途控制信号。