公开(公告)号：US06185676B2

公开(公告)日：2001-02-06

申请号：US08940435

申请日：1997-09-30

申请人： Mitchell Alexander Poplingher ,  Carl Scafidi ,  Tse-Yu Yeh ,  Wenliang Chen

发明人： Mitchell Alexander Poplingher ,  Carl Scafidi ,  Tse-Yu Yeh ,  Wenliang Chen

IPC分类号： G06F1500

CPC分类号： G06F9/3804 ,  G06F9/3844

摘要： A pipelined microprocessor having a branch prediction unit implemented in an instruction pointer generation stage of the microprocessor. The branch prediction unit includes a memory device having at least a first entry configured to hold at least a part of a memory address of a pre-selected branch instruction and at least a part of a memory address of a branch target corresponding to the pre-selected branch instruction. The branch prediction unit compares an instruction pointer of an instruction to be executed with the memory address of the pre-selected branch instruction. In response to a match between the instruction pointer and the memory address of pre-selected branch instruction, the unit causes the microprocessor to fetch an instruction corresponding to the branch target. In one embodiment, the instruction pointer generation stage of the microprocessor is implemented as a first stage of the pipelined microprocessor. In addition, the branch prediction unit is compares the instruction pointer and the memory address of the pre-selected branch instruction during a single clock cycle in which the instruction pointer is generated.

摘要翻译： 具有在微处理器的指令指针生成级中实现的分支预测单元的流水线微处理器。 分支预测单元包括具有至少第一条目的存储器件，其被配置为保持预选择的转移指令的存储器地址的至少一部分以及与预选择的转移指令对应的分支目标的存储器地址的至少一部分， 选择分支指令。 分支预测单元将要执行的指令的指令指针与预先选择的分支指令的存储器地址进行比较。 响应于指令指针和预先选择的分支指令的存储器地址之间的匹配，单元使微处理器获取与分支目标相对应的指令。 在一个实施例中，微处理器的指令指针生成级被实现为流水线微处理器的第一级。 此外，分支预测单元在生成指令指针的单个时钟周期期间比较指令指针和预先选择的分支指令的存储器地址。

公开(公告)号：US20050160326A1

公开(公告)日：2005-07-21

申请号：US10750562

申请日：2003-12-31

申请人： Bryan Boatright ,  Ben Eapen ,  C. Shirley ,  Carl Scafidi

发明人： Bryan Boatright ,  Ben Eapen ,  C. Shirley ,  Carl Scafidi

IPC分类号： G06F11/07 ,  G06F11/00

CPC分类号： G06F12/126 ,  G06F11/073 ,  G06F11/0751 ,  G06F11/0793 ,  G06F11/1048 ,  G06F2212/1032

摘要： In accordance with various embodiments of the present invention, a cache-equipped semi-conductor device is provided with enhanced error detection logic to detect a first location-independent error within an area of the cache memory and prevent further use of the area if the error is determined to be the second consecutive error associated with a common area.

摘要翻译： 根据本发明的各种实施例，具有高速缓存的半导体器件被提供有增强的错误检测逻辑，以检测高速缓存存储器的区域内的第一位置无关错误，并防止如果错误进一步使用该区域 被确定为与公共区域相关联的第二连续错误。

公开(公告)号：US07395415B2

公开(公告)日：2008-07-01

申请号：US10953760

申请日：2004-09-30

申请人： Gary Hammond ,  Carl Scafidi ,  John Crawford

发明人： Gary Hammond ,  Carl Scafidi ,  John Crawford

IPC分类号： G06F9/38

CPC分类号： G06F9/3826 ,  G06F9/3012 ,  G06F9/30138 ,  G06F9/3824 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3857

摘要： A method and apparatus for providing a source operand for an instruction to be executed in a processor. Some embodiments may include a register file unit that has registers and a scheduler to schedule instructions. In some embodiments, the scheduler is to asynchronously receive an instruction and a source operand for that instruction, the source operand being received from the register file unit.

摘要翻译： 一种为在处理器中执行的指令提供源操作数的方法和装置。 一些实施例可以包括具有寄存器的寄存器文件单元和调度指令的调度器。 在一些实施例中，调度器异步地接收该指令的指令和源操作数，源操作数从寄存器文件单元接收。

公开(公告)号：US20060095728A1

公开(公告)日：2006-05-04

申请号：US10953760

申请日：2004-09-30

申请人： Gary Hammond ,  Carl Scafidi ,  John Crawford

发明人： Gary Hammond ,  Carl Scafidi ,  John Crawford

IPC分类号： G06F9/30

CPC分类号： G06F9/3826 ,  G06F9/3012 ,  G06F9/30138 ,  G06F9/3824 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3857

摘要： A method and apparatus for providing a source operand for an instruction to be executed in a processor. Some embodiments may include a register file unit that has registers and a scheduler to schedule instructions. In some embodiments, the scheduler is to asynchronously receive an instruction and a source operand for that instruction, the source operand being received from the register file unit.

摘要翻译： 一种为在处理器中执行的指令提供源操作数的方法和装置。 一些实施例可以包括具有寄存器的寄存器文件单元和调度指令的调度器。 在一些实施例中，调度器异步地接收用于该指令的指令和源操作数，源操作数从寄存器文件单元接收。

公开(公告)号：US07197670B2

公开(公告)日：2007-03-27

申请号：US10750562

申请日：2003-12-31

申请人： Bryan D. Boatright ,  Ben J. Eapen ,  C. Glenn Shirley ,  Carl Scafidi

发明人： Bryan D. Boatright ,  Ben J. Eapen ,  C. Glenn Shirley ,  Carl Scafidi

IPC分类号： G06F11/00

CPC分类号： G06F12/126 ,  G06F11/073 ,  G06F11/0751 ,  G06F11/0793 ,  G06F11/1048 ,  G06F2212/1032

摘要： In accordance with various embodiments of the present invention, a cache-equipped semi-conductor device is provided with enhanced error detection logic to detect a first location-independent error within an area of the cache memory and prevent further use of the area if the error is determined to be the second consecutive error associated with a common area.

摘要翻译： 根据本发明的各种实施例，具有高速缓存的半导体器件被提供有增强的错误检测逻辑，以检测高速缓存存储器的区域内的第一位置无关错误，并防止如果错误进一步使用该区域 被确定为与公共区域相关联的第二连续错误。

公开(公告)号：US20050149703A1

公开(公告)日：2005-07-07

申请号：US10750150

申请日：2003-12-31

申请人： Gary Hammond ,  Carl Scafidi

发明人： Gary Hammond ,  Carl Scafidi

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/383 ,  G06F9/3824 ,  G06F9/3826 ,  G06F9/3834 ,  G06F9/3842 ,  G06F9/3861

摘要： Embodiments include a system for minimizing storage space required for tracking load instructions through a pipeline in a processor. Store instructions are tracked in a separate queue and only load instructions that require speculation on data or addresses are tracked in a load table and flagged in the reorder buffer. This system improves system performance by reducing energy and space requirements.

摘要翻译： 实施例包括用于最小化通过处理器中的流水线跟踪加载指令所需的存储空间的系统。 存储指令在单独的队列中进行跟踪，并且仅加载需要对数据或地址进行推测的指令，并在加载表中跟踪并在重新排序缓冲区中标记。 该系统通过减少能源和空间需求来提高系统性能。