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    Method and apparatus for scrubbing memory
    1.
    发明授权
    Method and apparatus for scrubbing memory 有权
    擦洗记忆的方法和装置

    公开(公告)号：US07913147B2

    公开(公告)日：2011-03-22

    申请号：US11673432

    申请日：2007-02-09

    申请人： Muthukumar P. Swaminathan ,  Achutha Kiran Kumar V. Madhunapantula ,  Tessil Thomas ,  Sambaran Mitra ,  Chandra P. Joshi

    发明人： Muthukumar P. Swaminathan ,  Achutha Kiran Kumar V. Madhunapantula ,  Tessil Thomas ,  Sambaran Mitra ,  Chandra P. Joshi

    IPC分类号： G06F11/00 ,  G11C29/00

    CPC分类号： G06F13/4234 ,  G06F13/1668

    摘要： Method and apparatus to scrub memory is disclosed. A patrol request, for example a read/write request, may be raised to the memory command scheduler in an out of order memory controller to scrub the memory. The patrol read/write request may be raised as and when patrol interval timer expires. The patrol read/write request may also be raised based on presence of a transaction in-flight to the memory, retry response from the memory command scheduler and correctable or non-correctable error response from the memory command scheduler. An interrupt may be raised to a processor upon completion response from the memory command scheduler.

    摘要翻译： 公开了擦洗存储器的方法和装置。 巡检请求（例如读/写请求）可以被提升到一个无序的存储器控​​制器中的存储器命令调度器来擦除该存储器。 当巡检间隔定时器到期时，巡检读/写请求可能会升高。 巡检读/写请求也可以基于在存储器中飞行中的事务的存在被提升，从存储器命令调度器重试响应以及来自存储器命令调度器的可纠正或不可校正的错误响应。 在来自存储器命令调度程序的完成响应时，可能会向处理器发出中断。

    Combining the address-mapping and page-referencing steps in a memory controller
    5.
    发明授权
    Combining the address-mapping and page-referencing steps in a memory controller 有权
    将地址映射和页面引用步骤组合在内存控制器中

    公开(公告)号：US07437501B2

    公开(公告)日：2008-10-14

    申请号：US11471111

    申请日：2006-06-19

    申请人： Sambaran Mitra

    发明人： Sambaran Mitra

    IPC分类号： G06F12/06

    CPC分类号： G06F12/0215

    摘要： A method and apparatus for parallelizing address-mapping and page referencing in a memory controller. The page referencing may apply an input address to two separate content addressable memory components along with masks from a configuration register identifying rank-bank bits, page status bits and non-column bits. The content addressable memories each determine if matching content is present generating a ‘hit’ or ‘miss.’ The hit and miss indicators are applied to combinational logic to determine whether to generate a CAS, RAS-CAS or PRE-RAS-CAS indicator.

    摘要翻译： 一种用于在存储器控制器中并行地址映射和页面引用的方法和装置。 页面引用可以将输入地址应用于两个单独的内容可寻址存储器组件以及来自配置寄存器的掩码，该配置寄存器用于标识排序位，页状态位和非列位。 内容可寻址存储器各自确定是否存在匹配内容是否产生“命中”或“未命中”。 命中和未命中指标适用于组合逻辑，以确定是否生成CAS，RAS-CAS或PRE-RAS-CAS指示符。

    APPARATUS, SYSTEM AND METHOD FOR GATED POWER DELIVERY TO AN I/O INTERFACE
    6.
    发明申请
    APPARATUS, SYSTEM AND METHOD FOR GATED POWER DELIVERY TO AN I/O INTERFACE 有权
    用于向I / O接口传递电力的装置，系统和方法

    公开(公告)号：US20140101468A1

    公开(公告)日：2014-04-10

    申请号：US13646468

    申请日：2012-10-05

    申请人： Rajagopal K. Narayanan ,  Sampath Dakshinamurthy ,  Sambaran Mitra ,  Devadatta V. Bodas ,  Srikanth V. Nimmagadda

    发明人： Rajagopal K. Narayanan ,  Sampath Dakshinamurthy ,  Sambaran Mitra ,  Devadatta V. Bodas ,  Srikanth V. Nimmagadda

    IPC分类号： G06F1/32

    CPC分类号： G06F1/266 ,  G06F1/3287 ,  Y02D10/171

    摘要： Techniques and mechanisms for managing a delivery of power to a resource of an input/output (I/O) interface. In an embodiment, a first link of a plurality of communication links is monitored. Of the plurality of links, a first set of resources of the I/O interface is to support communication only via the first link. One or more other resources of the I/O interface are for supporting communications of another link of the plurality of links. In another embodiment, a resource of the first set of resources is decoupled from a power supply in response to detecting a total number of active lanes of the first link, decoupling.

    摘要翻译： 用于管理向输入/输出（I / O）接口的资源传递电力的技术和机制。 在一个实施例中，监视多个通信链路的第一链路。 在多个链路中，I / O接口的第一组资源仅通过第一链路来支持通信。 I / O接口的一个或多个其他资源用于支持多个链路中另一链路的通信。 在另一个实施例中，响应于检测到第一链路的总线数，去耦合，第一组资源的资源与电源解耦。

    Apparatus, system and method for gated power delivery to an I/O interface
    7.
    发明授权
    Apparatus, system and method for gated power delivery to an I/O interface 有权
    用于向I / O接口传递门控功率的装置，系统和方法

    公开(公告)号：US09141162B2

    公开(公告)日：2015-09-22

    申请号：US13646468

    申请日：2012-10-05

    申请人： Rajagopal K. Narayanan ,  Sampath Dakshinamurthy ,  Sambaran Mitra ,  Devadatta V. Bodas ,  Srikanth V. Nimmagadda

    发明人： Rajagopal K. Narayanan ,  Sampath Dakshinamurthy ,  Sambaran Mitra ,  Devadatta V. Bodas ,  Srikanth V. Nimmagadda

    IPC分类号： G06F1/32 ,  G06F1/26

    CPC分类号： G06F1/266 ,  G06F1/3287 ,  Y02D10/171

    摘要： Techniques and mechanisms for managing a delivery of power to a resource of an input/output (I/O) interface. In an embodiment, a first link of a plurality of communication links is monitored. Of the plurality of links, a first set of resources of the I/O interface is to support communication only via the first link. One or more other resources of the I/O interface are for supporting communications of another link of the plurality of links. In another embodiment, a resource of the first set of resources is decoupled from a power supply in response to detecting a total number of active lanes of the first link, decoupling.

    摘要翻译： 用于管理向输入/输出（I / O）接口的资源传递电力的技术和机制。 在一个实施例中，监视多个通信链路的第一链路。 在多个链路中，I / O接口的第一组资源仅通过第一链路来支持通信。 I / O接口的一个或多个其他资源用于支持多个链路中另一链路的通信。 在另一个实施例中，响应于检测到第一链路的总线数，去耦合，第一组资源的资源与电源解耦。

    Combining the address-mapping and page-referencing steps in a memory controller
    8.
    发明申请
    Combining the address-mapping and page-referencing steps in a memory controller 有权
    将地址映射和页面引用步骤组合在内存控制器中

    公开(公告)号：US20070294503A1

    公开(公告)日：2007-12-20

    申请号：US11471111

    申请日：2006-06-19

    申请人： Sambaran Mitra

    发明人： Sambaran Mitra

    IPC分类号： G06F12/00

    CPC分类号： G06F12/0215

    摘要： A method and apparatus for parallelizing address-mapping and page referencing in a memory controller. The page referencing may apply an input address to two separate content addressable memory components along with masks from a configuration register identifying rank-bank bits, page status bits and non-column bits. The content addressable memories each determine if matching content is present generating a ‘hit’ or ‘miss.’ The hit and miss indicators are applied to combinational logic to determine whether to generate a CAS, RAS-CAS or PRE-RAS-CAS indicator.

    摘要翻译： 一种用于在存储器控制器中并行地址映射和页面引用的方法和装置。 页面引用可以将输入地址应用于两个单独的内容可寻址存储器组件以及来自配置寄存器的掩码，该配置寄存器用于标识排序位，页状态位和非列位。 内容可寻址存储器各自确定是否存在匹配内容是否产生“命中”或“未命中”。 命中和未命中指标适用于组合逻辑，以确定是否生成CAS，RAS-CAS或PRE-RAS-CAS指示符。