公开(公告)号：US20130275682A1

公开(公告)日：2013-10-17

申请号：US13994729

申请日：2011-09-30

申请人： Raj K. Ramanujan ,  Dimitrios Ziakas ,  David J. Zimmerman ,  Mohan J. Kumar ,  Muthukumar P. Swaminathan ,  Bassam N Coury

发明人： Raj K. Ramanujan ,  Dimitrios Ziakas ,  David J. Zimmerman ,  Mohan J. Kumar ,  Muthukumar P. Swaminathan ,  Bassam N Coury

IPC分类号： G06F12/08

CPC分类号： G06F12/0811 ,  G06F12/0238 ,  G06F12/08 ,  G06F12/0802 ,  G06F12/0848 ,  G06F12/0866 ,  G06F12/0897 ,  G06F13/1684 ,  G06F2212/2024 ,  G06F2212/304

摘要： A system and method are described for integrating a memory and storage hierarchy including a non-volatile memory tier within a computer system. In one embodiment, PCMS memory devices are used as one tier in the hierarchy, sometimes referred to as “far memory.” Higher performance memory devices such as DRAM placed in front of the far memory and are used to mask some of the performance limitations of the far memory. These higher performance memory devices are referred to as “near memory.”

摘要翻译： 描述了用于集成包括计算机系统内的非易失性存储器层的存储器和存储层级的系统和方法。 在一个实施例中，PCMS存储器件被用作层次结构中的一个层，有时被称为“远存储器”。 更高性能的存储器件，例如放置在远存储器之前的DRAM，并用于掩盖远存储器的一些性能限制。 这些更高性能的存储器件被称为“接近存储器”。

公开(公告)号：US09600416B2

公开(公告)日：2017-03-21

申请号：US13997189

申请日：2011-09-30

申请人： Raj K. Ramanujan ,  Rajat Agarwal ,  Kai Cheng ,  Taarinya Polepeddi ,  Camille C. Raad ,  David J. Zimmerman ,  Muthukumar P. Swaminathan ,  Dimitrios Ziakas ,  Mohan J. Kumar ,  Bassam N. Coury ,  Glenn J. Hinton

发明人： Raj K. Ramanujan ,  Rajat Agarwal ,  Kai Cheng ,  Taarinya Polepeddi ,  Camille C. Raad ,  David J. Zimmerman ,  Muthukumar P. Swaminathan ,  Dimitrios Ziakas ,  Mohan J. Kumar ,  Bassam N. Coury ,  Glenn J. Hinton

IPC分类号： G06F13/12 ,  G06F13/38 ,  G06F12/08 ,  G11C11/406 ,  G11C14/00

CPC分类号： G06F12/0811 ,  G06F12/0895 ,  G06F12/0897 ,  G06F2212/2024 ,  G06F2212/205 ,  G11C11/40615 ,  G11C14/009 ,  Y02D10/13

摘要： A system and method are described for integrating a memory and storage hierarchy including a non-volatile memory tier within a computer system. In one embodiment, PCMS memory devices are used as one tier in the hierarchy, sometimes referred to as “far memory.” Higher performance memory devices such as DRAM placed in front of the far memory and are used to mask some of the performance limitations of the far memory. These higher performance memory devices are referred to as “near memory.”

公开(公告)号：US09342453B2

公开(公告)日：2016-05-17

申请号：US13977603

申请日：2011-09-30

申请人： Bill Nale ,  Raj K. Ramanujan ,  Muthukumar P. Swaminathan ,  Tessil Thomas ,  Taarinya Polepeddi

发明人： Bill Nale ,  Raj K. Ramanujan ,  Muthukumar P. Swaminathan ,  Tessil Thomas ,  Taarinya Polepeddi

IPC分类号： G06F12/00 ,  G06F12/08 ,  G06F13/16 ,  G06F11/10 ,  G06F9/46 ,  G06F3/00

CPC分类号： G06F13/1694 ,  G06F9/467 ,  G06F11/1064 ,  G06F12/0238 ,  G06F12/0802 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0868 ,  G06F12/0897 ,  G06F13/1668 ,  G06F13/4068 ,  G06F13/42 ,  G06F13/4234 ,  G06F2212/1008 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/2024 ,  G06F2212/7203 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： A semiconductor chip comprising memory controller circuitry having interface circuitry to couple to a memory channel. The memory controller includes first logic circuitry to implement a first memory channel protocol on the memory channel. The first memory channel protocol is specific to a first volatile system memory technology. The interface also includes second logic circuitry to implement a second memory channel protocol on the memory channel. The second memory channel protocol is specific to a second non volatile system memory technology. The second memory channel protocol is a transactional protocol.

摘要翻译： 一种包括存储器控制器电路的半导体芯片，其具有耦合到存储器通道的接口电路。 存储器控制器包括在存储器通道上实现第一存储器通道协议的第一逻辑电路。 第一存储器通道协议特定于第一易失性系统存储器技术。 接口还包括在存储器通道上实现第二存储器通道协议的第二逻辑电路。 第二存储器通道协议专用于第二非易失性系统存储器技术。 第二个存储器通道协议是事务协议。

公开(公告)号：US09317429B2

公开(公告)日：2016-04-19

申请号：US13994729

申请日：2011-09-30

申请人： Raj K Ramanujan ,  Dimitrios Ziakas ,  David J Zimmerman ,  Mohan J Kumar ,  Muthukumar P Swaminathan ,  Bassam N Coury

发明人： Raj K Ramanujan ,  Dimitrios Ziakas ,  David J Zimmerman ,  Mohan J Kumar ,  Muthukumar P Swaminathan ,  Bassam N Coury

IPC分类号： G06F12/00 ,  G06F12/08 ,  G06F12/02 ,  G06F13/16

CPC分类号： G06F12/0811 ,  G06F12/0238 ,  G06F12/08 ,  G06F12/0802 ,  G06F12/0848 ,  G06F12/0866 ,  G06F12/0897 ,  G06F13/1684 ,  G06F2212/2024 ,  G06F2212/304

摘要： A system and method are described for integrating a memory and storage hierarchy including a non-volatile memory tier within a computer system. In one embodiment, PCMS memory devices are used as one tier in the hierarchy, sometimes referred to as “far memory.” Higher performance memory devices such as DRAM placed in front of the far memory and are used to mask some of the performance limitations of the far memory. These higher performance memory devices are referred to as “near memory.”

摘要翻译： 描述了用于集成包括计算机系统内的非易失性存储器层的存储器和存储层级的系统和方法。 在一个实施例中，PCMS存储器件被用作层次结构中的一层，有时被称为“远存储器”。更高性能的存储器件例如放置在远存储器之前的DRAM，并用于掩盖某些性能限制 远记忆 这些更高性能的存储器件被称为“接近存储器”。

公开(公告)号：US20190332556A1

公开(公告)日：2019-10-31

申请号：US16405524

申请日：2019-05-07

申请人： Bill NALE ,  Raj K. RAMANUJAN ,  Muthukumar P. SWAMINATHAN ,  Tessil THOMAS ,  Taarinya POLEPEDDI

发明人： Bill NALE ,  Raj K. RAMANUJAN ,  Muthukumar P. SWAMINATHAN ,  Tessil THOMAS ,  Taarinya POLEPEDDI

IPC分类号： G06F13/16 ,  G06F12/0897 ,  G06F13/42 ,  G06F12/0802 ,  G06F12/0868 ,  G06F11/10 ,  G06F12/02 ,  G06F9/46 ,  G06F13/40 ,  G06F12/0804

摘要： A semiconductor chip comprising memory controller circuitry having interface circuitry to couple to a memory channel. The memory controller includes first logic circuitry to implement a first memory channel protocol on the memory channel. The first memory channel protocol is specific to a first volatile system memory technology. The interface also includes second logic circuitry to implement a second memory channel protocol on the memory channel. The second memory channel protocol is specific to a second non volatile system memory technology. The second memory channel protocol is a transactional protocol

公开(公告)号：US20160210251A1

公开(公告)日：2016-07-21

申请号：US15081164

申请日：2016-03-25

申请人： Bill NALE ,  Raj K. RAMANUJAN ,  Muthukumar P. SWAMINATHAN ,  Tessil THOMAS ,  Taarinya POLEPEDDI

发明人： Bill NALE ,  Raj K. RAMANUJAN ,  Muthukumar P. SWAMINATHAN ,  Tessil THOMAS ,  Taarinya POLEPEDDI

IPC分类号： G06F13/16 ,  G06F13/42 ,  G06F13/40

CPC分类号： G06F13/1694 ,  G06F9/467 ,  G06F11/1064 ,  G06F12/0238 ,  G06F12/0802 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0868 ,  G06F12/0897 ,  G06F13/1668 ,  G06F13/4068 ,  G06F13/42 ,  G06F13/4234 ,  G06F2212/1008 ,  G06F2212/1016 ,  G06F2212/1044 ,  G06F2212/2024 ,  G06F2212/7203 ,  Y02D10/13 ,  Y02D10/14 ,  Y02D10/151

摘要： A semiconductor chip comprising memory controller circuitry having interface circuitry to couple to a memory channel. The memory controller includes first logic circuitry to implement a first memory channel protocol on the memory channel. The first memory channel protocol is specific to a first volatile system memory technology. The interface also includes second logic circuitry to implement a second memory channel protocol on the memory channel. The second memory channel protocol is specific to a second non volatile system memory technology. The second memory channel protocol is a transactional protocol

摘要翻译： 一种包括存储器控制器电路的半导体芯片，其具有耦合到存储器通道的接口电路。 存储器控制器包括在存储器通道上实现第一存储器通道协议的第一逻辑电路。 第一存储器通道协议特定于第一易失性系统存储器技术。 接口还包括在存储器通道上实现第二存储器通道协议的第二逻辑电路。 第二存储器通道协议专用于第二非易失性系统存储器技术。 第二个存储器通道协议是事务协议

公开(公告)号：US20140129767A1

公开(公告)日：2014-05-08

申请号：US13997189

申请日：2011-09-30

申请人： Raj K Ramanujan ,  Rajat Agarwal ,  Kai Cheng ,  Taarinya Polepeddi ,  Camille C. Raad ,  David J. Zimmerman ,  Muthukumar P. Swaminathan ,  Dimitrios Ziakas ,  Mohan J. Kumar ,  Bassam N. Coury ,  Glenn N. Hinton

发明人： Raj K Ramanujan ,  Rajat Agarwal ,  Kai Cheng ,  Taarinya Polepeddi ,  Camille C. Raad ,  David J. Zimmerman ,  Muthukumar P. Swaminathan ,  Dimitrios Ziakas ,  Mohan J. Kumar ,  Bassam N. Coury ,  Glenn N. Hinton

IPC分类号： G06F12/08 ,  G11C14/00 ,  G11C11/406

CPC分类号： G06F12/0811 ,  G06F12/0895 ,  G06F12/0897 ,  G06F2212/2024 ,  G06F2212/205 ,  G11C11/40615 ,  G11C14/009 ,  Y02D10/13

摘要： A system and method are described for integrating a memory and storage hierarchy including a non-volatile memory tier within a computer system. In one embodiment, PCMS memory devices are used as one tier in the hierarchy, sometimes referred to as “far memory.” Higher performance memory devices such as DRAM placed in front of the far memory and are used to mask some of the performance limitations of the far memory. These higher performance memory devices are referred to as “near memory.”

摘要翻译： 描述了用于集成包括计算机系统内的非易失性存储器层的存储器和存储层级的系统和方法。 在一个实施例中，PCMS存储器件被用作层次结构中的一层，有时被称为“远存储器”。更高性能的存储器件例如放置在远存储器之前的DRAM，并用于掩盖某些性能限制 远记忆 这些更高性能的存储器件被称为“接近存储器”。

公开(公告)号：US07913147B2

公开(公告)日：2011-03-22

申请号：US11673432

申请日：2007-02-09

申请人： Muthukumar P. Swaminathan ,  Achutha Kiran Kumar V. Madhunapantula ,  Tessil Thomas ,  Sambaran Mitra ,  Chandra P. Joshi

发明人： Muthukumar P. Swaminathan ,  Achutha Kiran Kumar V. Madhunapantula ,  Tessil Thomas ,  Sambaran Mitra ,  Chandra P. Joshi

IPC分类号： G06F11/00 ,  G11C29/00

CPC分类号： G06F13/4234 ,  G06F13/1668

摘要： Method and apparatus to scrub memory is disclosed. A patrol request, for example a read/write request, may be raised to the memory command scheduler in an out of order memory controller to scrub the memory. The patrol read/write request may be raised as and when patrol interval timer expires. The patrol read/write request may also be raised based on presence of a transaction in-flight to the memory, retry response from the memory command scheduler and correctable or non-correctable error response from the memory command scheduler. An interrupt may be raised to a processor upon completion response from the memory command scheduler.

摘要翻译： 公开了擦洗存储器的方法和装置。 巡检请求（例如读/写请求）可以被提升到一个无序的存储器控​​制器中的存储器命令调度器来擦除该存储器。 当巡检间隔定时器到期时，巡检读/写请求可能会升高。 巡检读/写请求也可以基于在存储器中飞行中的事务的存在被提升，从存储器命令调度器重试响应以及来自存储器命令调度器的可纠正或不可校正的错误响应。 在来自存储器命令调度程序的完成响应时，可能会向处理器发出中断。

公开(公告)号：US20170060202A1

公开(公告)日：2017-03-02

申请号：US14837372

申请日：2015-08-27

申请人： RAJESH SUNDARAM ,  MUTHUKUMAR P. SWAMINATHAN ,  DOYLE RIVERS

发明人： RAJESH SUNDARAM ,  MUTHUKUMAR P. SWAMINATHAN ,  DOYLE RIVERS

IPC分类号： G06F1/20 ,  G05D23/19

CPC分类号： G06F1/206 ,  G06F1/3225 ,  G06F1/3275

摘要： Data reliability and integrity may be compromised when memory resources used to store the data reach elevated temperatures. A sensor in the memory resource may monitor the temperature of the memory resource in real-time. A comparator in the memory resource may indicate a high temperature condition to a memory controller. The memory controller, in response to the high temperature condition, can restrict or halt data flow to the memory resource. When the real-time temperature of the memory resource falls below a defined threshold, the memory controller may resume data flow to the memory resource.

摘要翻译： 当用于存储数据的内存资源达到升高的温度时，数据的可靠性和完整性可能会受到影响。 存储器资源中的传感器可以实时监视存储器资源的温度。 存储器资源中的比较器可以指示存储器控制器的高温状态。 存储器控制器响应于高温条件，可以限制或停止到存储器资源的数据流。 当存储器资源的实时温度低于定义的阈值时，存储器控制器可以恢复到存储器资源的数据流。

公开(公告)号：US20160378172A1

公开(公告)日：2016-12-29

申请号：US14751846

申请日：2015-06-26

申请人： James Alexander ,  Muthukumar P. Swaminathan ,  Richard P. Mangold

发明人： James Alexander ,  Muthukumar P. Swaminathan ,  Richard P. Mangold

IPC分类号： G06F1/32 ,  G06F3/06 ,  G06F1/28

CPC分类号： G06F3/0673 ,  G06F1/3206 ,  G06F1/3228 ,  G06F1/3243 ,  G06F1/329 ,  G06F3/0625 ,  G06F3/0653 ,  G06F9/5094 ,  Y02D10/152 ,  Y02D10/24

摘要： A method is described. The method includes receiving an indication of an activity of load circuitry of a power supply. The method includes, in response to the indication, generating a first signal that describes the activity and a second signal that describes whether the event is initiating or completing. The method includes determining a weight amount from the first signal and adjusting a credit count by the weight amount up or down based on the second signal. The method includes comparing the credit count against a first threshold. The method includes calculating an average credit count that accounts for the credit count and previous credit counts and comparing the average credit count against a second threshold. The method includes adjusting an activity level of the load circuitry if either threshold is crossed.

摘要翻译： 描述了一种方法。 该方法包括接收电源的负载电路的活动的指示。 响应该指示，该方法包括生成描述活动的第一信号和描述事件是启动还是完成的第二信号。 该方法包括根据第一信号确定权重量，并基于第二信号调整信用计数乘以权重量向上或向下。 该方法包括将信用计数与第一阈值进行比较。 该方法包括计算计算信用计数和先前信用计数的平均信用计数，并将平均信用计数与第二阈值进行比较。 该方法包括如果两个阈值相交，则调整负载电路的活动电平。