公开(公告)号：US06324603B1

公开(公告)日：2001-11-27

申请号：US09247286

申请日：1999-02-09

申请人： Naoki Niizuma ,  Atsunori Himoto

发明人： Naoki Niizuma ,  Atsunori Himoto

IPC分类号： G06F1300

CPC分类号： H04L25/14 ,  A63F13/06 ,  A63F13/23 ,  A63F2300/1025 ,  A63F2300/8088 ,  H01R24/60 ,  H01R2107/00 ,  H01R2201/06 ,  H04L7/0008

摘要： To provide a new data transmission system between a game device and related peripheral devices, and a device using same. Serial transmission data is divided into an odd-numbered bit sequence and an even-numbered bit sequence. Each bit of the odd-numbered bit sequence data is distributed respectively between pulses of a first pulse sequence signal having a constant interval, thereby forming a first pulse sequence signal (SDCKA). Each bit of the even-numbered bit sequence data is distributed respectively between pulses of a second pulse sequence signal having a constant interval, thereby forming a second pulse sequence signal (SDCKB). The respective time axes are adjusted such that the clock component of the first pulse sequence signal is located in the data section of the second pulse sequence signal, the clock .component of the second pulse sequence signal is located in the data section of the first pulse sequence signal. Data is transmitted using these adjusted first and second pulse sequence signals (SDCKA, SDCKB).

摘要翻译： 为了在游戏装置和相关的外围设备之间提供新的数据传输系统，以及使用它们的装置。传输数据被分为奇数位序列和偶数位序列。 奇数位序列数据的每一位分别分布在具有恒定间隔的第一脉冲序列信号的脉冲之间，从而形成第一脉冲序列信号（SDCKA）。 偶数位序列数据的每一位分别分布在具有恒定间隔的第二脉冲序列信号的脉冲之间，从而形成第二脉冲序列信号（SDCKB）。 相应的时间轴被调整为使得第一脉冲序列信号的时钟分量位于第二脉冲序列信号的数据部分中，第二脉冲序列信号的时钟部分位于第一脉冲序列信号的数据部分中 序列信号。 使用这些调整的第一和第二脉冲序列信号（SDCKA，SDCKB）发送数据。

公开(公告)号：US5892974A

公开(公告)日：1999-04-06

申请号：US656226

申请日：1996-09-24

申请人： Masahiro Koizumi ,  Naoki Niizuma ,  Yasuhisa Kawase ,  Hamjime Ikebe ,  Masaki Kawabori

发明人： Masahiro Koizumi ,  Naoki Niizuma ,  Yasuhisa Kawase ,  Hamjime Ikebe ,  Masaki Kawabori

IPC分类号： G06F13/14 ,  A63F13/06 ,  G06F3/033 ,  G06F3/038 ,  G06F13/40 ,  G06F9/445

CPC分类号： A63F13/23 ,  A63F13/06 ,  G06F13/4068 ,  G06F3/0383 ,  A63F2300/1025

摘要： A data processing apparatus achieves high-speed image control, image control responding rapidly to the content of the operation of a peripheral, avoidance of possible wrong recognition of the peripheral. A subCPU is connected through a CPU bus to a main CPU which provides image control, etc. When the main CPU delivers command data to the subCPU through a register table, the subCPU determines peripheral data collection timing and collects peripheral data from the peripheral at that timing. The main CPU receives through the register table the peripheral data collected by the subCPU. The subCPU receives the peripheral data ID-1 (identification data) twice. If both the values of those peripheral data are different, the main CPU determines that the peripheral has not been connected to the peripheral port.

摘要翻译： PCT No.PCT / JP95 / 02072 Sec。 371日期：1996年9月24日 102（e）1996年9月24日PCT PCT 1995年10月11日PCT公布。 公开号WO96 / 12249 日期1996年04月25日数据处理装置实现了高速图像控制，图像控制快速响应于外围设备的操作内容，避免了外围设备可能的错误识别。 子CPU通过CPU总线连接到提供图像控制等的主CPU。当主CPU通过寄存器表将命令数据传送到子CPU时，subCPU确定外设数据采集定时，并从外设收集周边数据 定时。 主CPU通过寄存器表接收由subCPU收集的外围数据。 子CPU接收外围数据ID-1（识别数据）两次。 如果这两个外设数据的值都不同，则主CPU确定外设尚未连接到外围端口。

公开(公告)号：US06338105B1

公开(公告)日：2002-01-08

申请号：US09125382

申请日：1998-08-17

申请人： Naoki Niizuma ,  Atunori Himoto

发明人： Naoki Niizuma ,  Atunori Himoto

IPC分类号： G06F300

CPC分类号： H04L25/14 ,  A63F13/06 ,  A63F13/23 ,  A63F2300/1025 ,  A63F2300/8088 ,  H01R24/60 ,  H01R2107/00 ,  H01R2201/06 ,  H04L7/0008

摘要： To provide a new data transmission system between a game device and related peripheral devices, and a device using same. Serial transmission data is divided into an odd-numbered bit sequence and an even-numbered bit sequence. Each bit of the odd-numbered bit sequence data is distributed respectively between pulses of a first pulse sequence signal having a constant interval, thereby forming a first pulse sequence signal (SDCKA). Each bit of the even-numbered bit sequence data is distributed respectively between pulses of a second pulse sequence signal having a constant interval, thereby forming a second pulse sequence signal (SDCKB). The respective time axes are adjusted such that the clock component of the first pulse sequence signal is located in the data section of the second pulse sequence signal, and the clock component of the second pulse sequence signal is located in the data section of the first pulse sequence signal. Data is transmitted using these adjusted first and second pulse sequence signals (SDCKA, SDCKB).

摘要翻译： 为了在游戏装置和相关的外围设备之间提供新的数据传输系统，以及使用它们的装置。传输数据被分为奇数位序列和偶数位序列。 奇数位序列数据的每一位分别分布在具有恒定间隔的第一脉冲序列信号的脉冲之间，从而形成第一脉冲序列信号（SDCKA）。 偶数位序列数据的每一位分别分布在具有恒定间隔的第二脉冲序列信号的脉冲之间，从而形成第二脉冲序列信号（SDCKB）。 相应的时间轴被调整为使得第一脉冲序列信号的时钟分量位于第二脉冲序列信号的数据部分中，并且第二脉冲序列信号的时钟分量位于第一脉冲序列信号的数据部分中 序列信号。 使用这些调整的第一和第二脉冲序列信号（SDCKA，SDCKB）发送数据。

公开(公告)号：US06213879B1

公开(公告)日：2001-04-10

申请号：US09247277

申请日：1999-02-09

申请人： Naoki Niizuma ,  Atunori Himoto ,  Kenji Tosaki

发明人： Naoki Niizuma ,  Atunori Himoto ,  Kenji Tosaki

IPC分类号： A63F924

CPC分类号： H04L25/14 ,  A63F13/06 ,  A63F13/23 ,  A63F2300/1025 ,  A63F2300/8088 ,  H01R24/60 ,  H01R2107/00 ,  H01R2201/06 ,  H04L7/0008

摘要： Serial transmission data is divided into an odd-numbered bit sequence and an even-numbered bit sequence. Each bit of the odd-numbered bit sequence data is distributed respectively between pulses of a first pulse sequence signal having a constant interval, thereby forming a first pulse sequence signal (SDCKA). Each bit of the even-numbered bit sequence data is distributed respectively between pulses of a second pulse sequence signal having a constant interval, thereby forming a second pulse sequence signal (SDCKB). The respective time axes are adjusted such that the clock component of the first pulse sequence signal is located in the data section of the second pulse sequence signal, and the clock component of the second pulse sequence signal is located in the data section of the first pulse sequence signal. Data is transmitted using these adjusted first and second pulse sequence signals (SDCKA, SDCKB).

摘要翻译： 串行传输数据被分成奇数位序列和偶数位序列。 奇数位序列数据的每一位分别分布在具有恒定间隔的第一脉冲序列信号的脉冲之间，从而形成第一脉冲序列信号（SDCKA）。 偶数位序列数据的每一位分别分布在具有恒定间隔的第二脉冲序列信号的脉冲之间，从而形成第二脉冲序列信号（SDCKB）。 相应的时间轴被调整为使得第一脉冲序列信号的时钟分量位于第二脉冲序列信号的数据部分中，并且第二脉冲序列信号的时钟分量位于第一脉冲序列信号的数据部分中 序列信号。 使用这些调整的第一和第二脉冲序列信号（SDCKA，SDCKB）发送数据。

公开(公告)号：US5872999A

公开(公告)日：1999-02-16

申请号：US663215

申请日：1996-09-30

申请人： Masahiro Koizumi ,  Naoki Niizuma ,  Yasuhisa Kawase ,  Hamjime Ikebe

发明人： Masahiro Koizumi ,  Naoki Niizuma ,  Yasuhisa Kawase ,  Hamjime Ikebe

IPC分类号： A63F13/08 ,  A63F13/06 ,  G06F3/00 ,  G06F3/033 ,  G06F3/038 ,  G06F13/10 ,  G06F13/38 ,  G06F13/40 ,  G06F13/36

CPC分类号： G06F3/0383 ,  A63F13/06 ,  A63F13/23 ,  G06F13/4068 ,  A63F2300/1025

摘要： A peripheral device for use with a data processing apparatus. The apparatus has a peripheral port with a set of terminal pins consisting of first to ninth pins disposed in a row. The first pin is assigned for one of a power source and the ground potential, the ninth pin for the other of the power source and the ground potential, the second, third, seventh and eighth pins for transmitting data signals, and the fourth to sixth for transmitting control signals. The apparatus has an element for selecting the communication mode of the peripheral device connected to the peripheral port, based on the data signals transmitted from the second, third, seventh and eighth pins. The peripheral device comprises a plug connector detachably connected to the peripheral port, the plug connector having a set of terminal pins consisting of first to ninth pins disposed in a row, a cable including a plurality of wires connecting the terminal pins of the plug connector with terminals on an internal printed circuit board, and an element for transmitting data signals including identification data representing the communication mode via at least one of the second, third, seventh and eighth pins in synchronization with a clock signal supplied from the apparatus.

摘要翻译： PCT No.PCT / JP95 / 02073 Sec。 371日期1996年9月30日 102（e）日期1996年9月30日PCT提交1995年10月11日PCT公布。 出版物WO96 / 12250 PCT 日期1996年04月25日一种与数据处理装置一起使用的外围设备。 该设备具有外围端口，该端口具有由一排设置在一起的第一至第九引脚组成的一组端子引脚。 第一引脚被分配用于电源和地电位之一，用于另一个电源的第九引脚和地电位，用于传输数据信号的第二引脚，第二引脚，第三引脚，第三引脚，第三引脚，第四引脚分配给第四引脚 用于发送控制信号。 该设备具有用于根据从第二，第三，第七和第八引脚发送的数据信号来选择连接到外围端口的外围设备的通信模式的元件。 所述外围设备包括可拆卸地连接到所述外围端口的插头连接器，所述插头连接器具有一组由连接在一排中的第一至第九引脚组成的端子引脚，电缆包括将插头连接器的端子引脚连接到多个引线 内部印刷电路板上的端子，以及用于经由第二，第三，第七和第八引脚中的至少一个引脚与从设备提供的时钟信号同步地发送包括表示通信模式的识别数据的数据信号的元件。

公开(公告)号：US5630170A

公开(公告)日：1997-05-13

申请号：US445108

申请日：1995-05-19

申请人： Masahiro Koizumi ,  Naoki Niizuma ,  Yasuhisa Kawase ,  Hajime Ikebe

发明人： Masahiro Koizumi ,  Naoki Niizuma ,  Yasuhisa Kawase ,  Hajime Ikebe

IPC分类号： A63F13/06 ,  G06F3/038 ,  G06F3/00 ,  G06F3/023 ,  G06F13/38

CPC分类号： A63F13/23 ,  A63F13/06 ,  G06F3/0383 ,  A63F2300/1025

摘要： A peripheral device for use with a data processing apparatus. The apparatus has a peripheral port with a set of terminal pins consisting of first to ninth pins disposed in a row. The first pin is assigned for one of a power source and the ground potential, the ninth pin for the other of the power source and the ground potential, the second, third, seventh and eighth pins for transmitting data signals, and the fourth to sixth pins for transmitting control signals. The apparatus has an element for selecting the communication mode of the peripheral device connected to the peripheral port, based on the data signals transmitted from the second, third, seventh and eighth pins. The peripheral device comprises a plug connector detachably connected to the peripheral port, the plug connector having a set of terminal pins consisting of first to ninth pins disposed in a row, a cable including a plurality of wires connecting the terminal pins of the plug connector with terminals on an internal printed circuit board, and an element for transmitting data signals including identification data representing the communication mode via at least one of the second, third, seventh and eighth pins in synchronization with a clock signal supplied from the apparatus.

摘要翻译： 一种与数据处理装置一起使用的外围设备。 该设备具有外围端口，该端口具有由一排设置在一起的第一至第九引脚组成的一组端子引脚。 第一引脚被分配用于电源和接地电位之一，用于另一个电源的第九引脚和地电位，用于传输数据信号的第二引脚，第二引脚，第三引脚，第三引脚，第三引脚，第二引脚，第三引脚，第四引脚分配给第四引脚 用于发送控制信号的引脚。 该设备具有用于根据从第二，第三，第七和第八引脚发送的数据信号来选择连接到外围端口的外围设备的通信模式的元件。 所述外围设备包括可拆卸地连接到所述外围端口的插头连接器，所述插头连接器具有一组由连接在一排中的第一至第九引脚组成的端子引脚，电缆包括将插头连接器的端子引脚连接到多个引线 内部印刷电路板上的端子，以及用于经由第二，第三，第七和第八引脚中的至少一个引脚与从设备提供的时钟信号同步地发送包括表示通信模式的识别数据的数据信号的元件。