公开(公告)号：US06366786B1

公开(公告)日：2002-04-02

申请号：US09263545

申请日：1999-03-08

申请人： Oded Norman ,  Moshe Refaeli ,  Boaz Perlman ,  Yoram Salant ,  Paul McAlinden

发明人： Oded Norman ,  Moshe Refaeli ,  Boaz Perlman ,  Yoram Salant ,  Paul McAlinden

IPC分类号： H04B7005

CPC分类号： H04B7/2681 ,  H04J3/0652 ,  H04J3/0655 ,  H04J3/0694 ,  H04W92/12

摘要： A mobile radio (10) with a synchronization apparatus (14) executes a method (60) for time synchronizing the radio (10) and a base station (12). Base station (12) and radio (10) have internal timers (26, 16). A control unit (18) in the radio (10) receives a signal (29) from the base station (12) and determines the difference F between timers (26, 16, 30) in the base (12) and mobile (10). The control unit (18) writes instructions I(i) and their execution times T(i) to a memory (42) within the radio (10). One of these instructions I(N) reloads the radio timing counter (30) with a corrected value C=f(F,B) at a predetermined time T(N)=B which avoids conflicts with other operations of the radio (10).

摘要翻译： 具有同步装置（14）的移动无线电（10）执行用于时间同步无线电（10）和基站（12）的方法（60）。 基站（12）和无线电（10）具有内部定时器（26,16）。 无线电设备（10）中的控制单元（18）从基站（12）接收信号（29），并确定基座（12）和移动台（10）中定时器（26,16,30）之间的差F， 。 控制单元（18）将指令I（i）及其执行时间T（i）写入无线电设备（10）内的存储器（42）。 这些指令I（N）在预定时间T（N）= B时以校正值C = f（F，B）重新加载无线电定时计数器（30），这避免了与无线电（10）的其他操作的冲突， 。

公开(公告)号：US06178332B1

公开(公告)日：2001-01-23

申请号：US09263544

申请日：1999-03-08

申请人： Oded Norman ,  Moshe Refaeli ,  Boaz Perlman ,  Yoram Salant ,  Paul McAlinden

发明人： Oded Norman ,  Moshe Refaeli ,  Boaz Perlman ,  Yoram Salant ,  Paul McAlinden

IPC分类号： H04B7005

CPC分类号： H04B1/1615 ,  H04W52/0287 ,  Y02D70/40

摘要： A radio (10) executes a method (100) for entering and exiting a halt status. Radio (10) has a control unit (18) and an internal timing unit (16). The timing unit (16) has execution logic (32), a status register (46) a counter (30) and a clock source (37). The control unit (18) writes instructions I(i) and their execution times T(i) to a memory (42) within the execution logic (32). One of these instructions is a ‘SWITCH CLOCK’ instruction causing the timing unit (16) to switch between clock signals. One of the instructions is ‘HALT COUNTER’ causing the radio (10) to enter a halt state. The radio (10) can be synchronized to the end of a first communication frame received by it after exiting a halt state.

摘要翻译： 无线电（10）执行用于进入和退出停止状态的方法（100）。 无线电（10）具有控制单元（18）和内部定时单元（16）。 定时单元（16）具有执行逻辑（32），状态寄存器（46），计数器（30）和时钟源（37）。 控制单元（18）将指令I（i）及其执行时间T（i）写入执行逻辑（32）内的存储器（42）。 这些指令之一是一个“开关时钟”指令，使定时单元（16）在时钟信号之间切换，其中一个指令是“暂停计数器”，导致无线电（10）进入停止状态。 无线电（10）可以在离开停止状态之后被同步到由其接收的第一通信帧的结束。

公开(公告)号：US6125404A

公开(公告)日：2000-09-26

申请号：US61958

申请日：1998-04-17

申请人： John J. Vaglica ,  Paul McAlinden ,  Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Thomas E. Oberhauser ,  Arvind Singh Arora

发明人： John J. Vaglica ,  Paul McAlinden ,  Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Thomas E. Oberhauser ,  Arvind Singh Arora

IPC分类号： G06F13/24 ,  G06F13/372

CPC分类号： G06F13/24 ,  Y02B60/1228

摘要： A communications system includes multiple processors (14, 16) and a protocol timer (18). The protocol timer (18) controls the timing of events in the communications system and operates autonomously after it is loaded with initial instructions by one of the multiple processors (14, 16). The protocol timer (18) utilizes a frame event table (50) and a macro event table (46, 48) to trigger events and to generate interrupts of the multiple processors (14, 16). By allowing the protocol timer (18) to operate autonomously, the processors (14, 16) are relieved of timing control, and can be powered down when not in use, thus reducing power consumption of the communications system. Also, by using the protocol timer (18) to control the timing of events, software related errors and interrupt latencies are reduced.

摘要翻译： 通信系统包括多个处理器（14,16）和协议定时器（18）。 协议定时器（18）控制通信系统中的事件的定时，并且在由多个处理器（14,16）中的一个处理器加载初始指令之后自动操作。 协议定时器（18）利用帧事件表（50）和宏事件表（46,48）来触发事件并产生多个处理器（14,16）的中断。 通过允许协议定时器（18）自主操作，处理器（14,16）免除定时控制，并且可以在不使用时断电，从而降低通信系统的功耗。 此外，通过使用协议定时器（18）来控制事件的定时，减少了软件相关的错误和中断延迟。

公开(公告)号：US06657977B1

公开(公告)日：2003-12-02

申请号：US09276864

申请日：1999-03-26

申请人： Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Jean M. Khawand

发明人： Oded Norman ,  Moshe Refaeli ,  Yoram Salant ,  Jean M. Khawand

IPC分类号： H04B7005

CPC分类号： H04J3/0685 ,  G06F1/14 ,  G06F9/3836 ,  H04J3/0694

摘要： A radio (10) with a burst event execution and time synchronization apparatus (16) executes instructions during and after performing time synchronization between a mobile unit and a base station. Both base station (12) and mobile radio (10) have internal timer units (26, 16). Mobile radio (10) timing unit (16) is reset during synchronization between the mobile radio (10) and the base station (12). The control unit (18) writes instructions I(i) including their execution times T(i) to a memory bank (42) within the mobile radio (10). Execution logic (32) within mobile radio (10) executes instruction operands O(i) when execution time T(i) is equal or smaller then a timing count signal received from the timer unit (16). When a time synchronization reset causes the radio (10) time count to jump past queued instructions they can be executed immediately in a burst or delayed until the next communication frame.

摘要翻译： 具有突发事件执行和时间同步装置（16）的无线电（10）在执行移动单元和基站之间的时间同步期间和之后执行指令。 基站（12）和移动无线电（10）都具有内部定时器单元（26,16）。 移动无线电（10）定时单元（16）在移动无线电（10）和基站（12）之间的同步期间被复位。 控制单元（18）将包括其执行时间T（i）的指令I（i）写入移动无线电设备（10）内的存储体（42）。 当执行时间T（i）等于或小于从定时器单元（16）接收的定时计数信号时，移动无线电（10）内的执行逻辑（32）执行指令操作数O（i）。 当时间同步复位导致无线电（10）的时间计数跳过排队的指令时，它们可以在突发中立即执行或延迟直到下一个通信帧。

公开(公告)号：US6076096A

公开(公告)日：2000-06-13

申请号：US006212

申请日：1998-01-13

申请人： Eyal Salomon ,  Yoram Salant ,  Oded Norman ,  Vladimir Koifman

发明人： Eyal Salomon ,  Yoram Salant ,  Oded Norman ,  Vladimir Koifman

IPC分类号： G06F7/68

CPC分类号： G06F7/68

摘要： A rate multiplier for rate multiplying a pulse train comprising: an accumulator, a multiplexer for selecting one of a first and a second number of different signs to feed to the accumulator, and a pulse train gate for providing or blocking the pulse train, wherein the multiplexer and the pulse train gate are controlled by the MSB output signal of the accumulator.

摘要翻译： 一种速率乘法器，用于速率乘以脉冲串，包括：累加器，用于选择第一和第二数量的不同符号之一以馈送到累加器的多路复用器，以及用于提供或阻塞脉冲串的脉冲串门，其中 多路复用器和脉冲串门由累加器的MSB输出信号控制。

公开(公告)号：US20070192572A1

公开(公告)日：2007-08-16

申请号：US11695838

申请日：2007-04-03

申请人： Boris Zabarski ,  David Sitbon ,  Oded Norman

发明人： Boris Zabarski ,  David Sitbon ,  Oded Norman

IPC分类号： G06F9/44

CPC分类号： G06F9/3001 ,  G06F7/22 ,  G06F9/30021 ,  G06F2207/226

摘要： The present invention provides techniques for efficiently determining a minimum or maximum of a plurality of values and the index of the minimum using registers of a processor. The present invention also provides for various processor instructions for determining the minimum/maximum and index of two or more values. The present invention finds particular benefit in implementing heaps and in systems utilizing Weighted Fair Queuing (WFQ).

摘要翻译： 本发明提供了用于有效地确定多个值的最小值或最大值以及处理器的最小使用寄存器的索引的技术。 本发明还提供用于确定两个或多个值的最小/最大值和索引的各种处理器指令。 本发明在实施堆和在使用加权公平排队（WFQ）的系统中具有特别的益处。

公开(公告)号：US5628026A

公开(公告)日：1997-05-06

申请号：US349218

申请日：1994-12-05

申请人： Natan Baron ,  Eliezer Zand ,  Oded Norman ,  Zvika Rozenshein ,  Elchanan Rushinek

发明人： Natan Baron ,  Eliezer Zand ,  Oded Norman ,  Zvika Rozenshein ,  Elchanan Rushinek

IPC分类号： G06F13/28 ,  G06F12/00

CPC分类号： G06F13/28

摘要： To execute a three-dimensional DMA transfer, a transfer counter register (76), which is partitioned into three sections, is loaded with initial counter values. Each section of the counter register (76) is independently controlled by a counter (72, 73, 74). Data is transferred from consecutive generated addresses for a first predetermined number of times as determined by the value in the first section of the counter register (76). An offset value is then added to a last generated address. The process is repeated for a second predetermined number of times. Then another offset value is added to the generated address. This entire process is repeated for a given number of times as determined by the third section of the register (76). The initial counter values are reloaded into counter register (76) from a backup register (77), insuring that a DMA controller (80) is ready if a new transfer request requires the same counter values as the previous transfer.

摘要翻译： 为了执行三维DMA传输，将被分割成三个部分的传送计数器寄存器（76）装入初始计数器值。 计数器寄存器（76）的每个部分由计数器（72,73,74）独立地控制。 数据从连续生成的地址传送，由计数器寄存器（76）的第一部分中的值确定的第一预定次数。 然后将偏移值添加到最后生成的地址。 该过程重复第二预定次数。 然后将另一个偏移值添加到生成的地址。 该整个过程由寄存器（76）的第三部分确定的给定次数重复。 初始计数器值从备用寄存器（77）重新加载到计数器寄存器（76）中，确保如果新的传输请求需要与先前传输相同的计数器值，则DMA控制器（80）准备就绪。

公开(公告)号：US20070255903A1

公开(公告)日：2007-11-01

申请号：US11414240

申请日：2006-05-01

申请人： Meir Tsadik ,  Oded Norman ,  Ron Gabor

发明人： Meir Tsadik ,  Oded Norman ,  Ron Gabor

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F9/383 ,  G06F9/3455 ,  G06F9/3885

摘要： Devices, systems and methods of accessing a memory. For example, an apparatus includes: at least one buffer to store a data line read from a memory; and gatherer to store at least a portion of said data line and at least a portion of a previously read data line stored in said at least one buffer.

摘要翻译： 访问存储器的设备，系统和方法。 例如，一种装置包括：存储从存储器读取的数据线的至少一个缓冲器; 和收集器，以存储所述数据线的至少一部分和存储在所述至少一个缓冲器中的先前读取的数据线的至少一部分。

公开(公告)号：US07725513B2

公开(公告)日：2010-05-25

申请号：US10757587

申请日：2004-01-15

申请人： Boris Zabarski ,  David Sitbon ,  Oded Norman

发明人： Boris Zabarski ,  David Sitbon ,  Oded Norman

IPC分类号： G06F15/00

CPC分类号： G06F9/3001 ,  G06F7/22 ,  G06F9/30021 ,  G06F2207/226

摘要： The present invention provides techniques for efficiently determining a minimum or maximum of a plurality of values and the index of the minimum using registers of a processor. The present invention also provides for various processor instructions for determining the minimum/maximum and index of two or more values. The present invention finds particular benefit in implementing heaps and in systems utilizing Weighted Fair Queuing (WFQ).

摘要翻译： 本发明提供了用于有效地确定多个值的最小值或最大值以及处理器的最小使用寄存器的索引的技术。 本发明还提供用于确定两个或多个值的最小/最大值和索引的各种处理器指令。 本发明在实施堆和在使用加权公平排队（WFQ）的系统中具有特别的益处。

公开(公告)号：US06687813B1

公开(公告)日：2004-02-03

申请号：US09489738

申请日：2000-01-21

申请人： Oded Norman ,  Gilad Hazan ,  Noam Benayahu

发明人： Oded Norman ,  Gilad Hazan ,  Noam Benayahu

IPC分类号： G06F1500

CPC分类号： G06F9/30058 ,  G06F9/30185 ,  G06F9/325 ,  G06F9/3853 ,  G06F9/3867

摘要： A data processing system has a pipelined architecture and looping capability that allows a sequence of instruction execution sets to be repeated N times. The data processing system has an internal memory module data arithmetic logic units, and a program sequencer for fetching instruction fetch sets, dispatching instructions out of a instruction execution set to the data arithmetic logic units, and controlling the execution of nested loops. The instruction execution set is a subset of the instruction fetch set. The instruction execution set that initiates the conditional jump operation has a prefix instruction for initiating the conditional jump operation.

摘要翻译： 数据处理系统具有流水线架构和循环能力，允许指令执行集合序列重复N次。 数据处理系统具有内部存储器模块数据运算逻辑单元，以及用于取出指令获取集合的程序定序器，从数据运算逻辑单元的指令执行集中分派指令，以及控制嵌套循环的执行。 指令执行集是指令提取集的一个子集。 启动条件跳转操作的指令执行集具有用于启动条件跳转操作的前缀指令。