公开(公告)号：US08659963B2

公开(公告)日：2014-02-25

申请号：US13343996

申请日：2012-01-05

申请人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

发明人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

IPC分类号： G11C7/00

CPC分类号： G11C7/18 ,  G11C7/12 ,  G11C11/412 ,  G11C11/419

摘要： A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.

摘要翻译： 提供了存储器阵列，其包括多个全局位线，使得每个位线耦合到多个存储器单元。 存储器阵列还包括多个预充电逻辑，使得每个预充电逻辑耦合到多个全局位线中的相关联的全局位线。 存储器阵列中的识别逻辑耦合到多个预充电逻辑。 识别逻辑在每个时钟周期向多个预充电逻辑的子集提供预充电使能信号，使得预充电逻辑的子集将其相关联的全局位线子集预充电到电压源的电压电平，从而降低功耗 的存储器阵列。

公开(公告)号：US20130176795A1

公开(公告)日：2013-07-11

申请号：US13343996

申请日：2012-01-05

申请人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

发明人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

IPC分类号： G11C7/12 ,  G11C7/10

CPC分类号： G11C7/18 ,  G11C7/12 ,  G11C11/412 ,  G11C11/419

摘要： A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.

摘要翻译： 提供了存储器阵列，其包括多个全局位线，使得每个位线耦合到多个存储器单元。 存储器阵列还包括多个预充电逻辑，使得每个预充电逻辑耦合到多个全局位线中的相关联的全局位线。 存储器阵列中的识别逻辑耦合到多个预充电逻辑。 识别逻辑在每个时钟周期向多个预充电逻辑的子集提供预充电使能信号，使得预充电逻辑的子集将其相关联的全局位线子集预充电到电压源的电压电平，由此降低功耗 的存储器阵列。

公开(公告)号：US20130091375A1

公开(公告)日：2013-04-11

申请号：US13269654

申请日：2011-10-10

申请人： Osama Dengler ,  Thomas Froehnel ,  Juergen Pille ,  Rolf Sautter

发明人： Osama Dengler ,  Thomas Froehnel ,  Juergen Pille ,  Rolf Sautter

IPC分类号： G06F1/04 ,  G06F17/50

CPC分类号： G06F17/5031 ,  G06F1/08 ,  G06F1/10 ,  G06F17/5045

摘要： A clock stretcher mechanism is provided for shifting a rising edge of a negative active global clock signal beyond a rising edge of a feedback path signal. A negative active global clock signal and a clock chopper signal are received in a base block. First base block circuitry modifies the clock chopper signal in order to form the feedback path signal. Second base block circuitry shifts the rising edge of the negative active global clock signal beyond the rising edge of the feedback path signal using a delay negative active global clock signal.

摘要翻译： 提供时钟延伸器机构用于将负有效全局时钟信号的上升沿移动超过反馈路径信号的上升沿。 负的有源全局时钟信号和时钟斩波信号被接收在基本块中。 第一基块电路修改时钟斩波信号以形成反馈路径信号。 第二基块电路使用延迟负有源全局时钟信号将负有源全局时钟信号的上升沿移动到反馈路径信号的上升沿。

公开(公告)号：US08493812B2

公开(公告)日：2013-07-23

申请号：US12913929

申请日：2010-10-28

申请人： Osama Dengler ,  Alexander Fritsch ,  Wolfgang Penth ,  Juergen Pille

发明人： Osama Dengler ,  Alexander Fritsch ,  Wolfgang Penth ,  Juergen Pille

IPC分类号： G11C8/08

CPC分类号： G11C5/145

摘要： A technique for generating an adjustable boost voltage for a device includes charging, using first and second switches, a capacitor to a first voltage during a charging phase. The technique also includes stacking, using a third switch, a second voltage onto the first voltage across the capacitor in a boost phase to generate a boost voltage. In this case, the boost voltage is applied to a driver circuit of the device only during the boost phase and at least one of the first and second voltages is adjustable, thereby making the boost voltage adjustable.

摘要翻译： 用于产生用于装置的可调升压电压的技术包括在充电阶段期间使用第一和第二开关将电容器充电到第一电压。 该技术还包括使用第三开关将第二电压堆叠在升压阶段的电容器两端的第一电压上以产生升压电压。 在这种情况下，升压电压仅在升压阶段被施加到器件的驱动电路，并且第一和第二电压中的至少一个是可调节的，从而使升压电压可调。