公开(公告)号：US08659963B2

公开(公告)日：2014-02-25

申请号：US13343996

申请日：2012-01-05

申请人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

发明人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

IPC分类号： G11C7/00

CPC分类号： G11C7/18 ,  G11C7/12 ,  G11C11/412 ,  G11C11/419

摘要： A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.

摘要翻译： 提供了存储器阵列，其包括多个全局位线，使得每个位线耦合到多个存储器单元。 存储器阵列还包括多个预充电逻辑，使得每个预充电逻辑耦合到多个全局位线中的相关联的全局位线。 存储器阵列中的识别逻辑耦合到多个预充电逻辑。 识别逻辑在每个时钟周期向多个预充电逻辑的子集提供预充电使能信号，使得预充电逻辑的子集将其相关联的全局位线子集预充电到电压源的电压电平，从而降低功耗 的存储器阵列。

公开(公告)号：US20130176795A1

公开(公告)日：2013-07-11

申请号：US13343996

申请日：2012-01-05

申请人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

发明人： Osama Dengler ,  Stefan Payer ,  Philipp Salz ,  Rolf Sautter

IPC分类号： G11C7/12 ,  G11C7/10

CPC分类号： G11C7/18 ,  G11C7/12 ,  G11C11/412 ,  G11C11/419

摘要： A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.

摘要翻译： 提供了存储器阵列，其包括多个全局位线，使得每个位线耦合到多个存储器单元。 存储器阵列还包括多个预充电逻辑，使得每个预充电逻辑耦合到多个全局位线中的相关联的全局位线。 存储器阵列中的识别逻辑耦合到多个预充电逻辑。 识别逻辑在每个时钟周期向多个预充电逻辑的子集提供预充电使能信号，使得预充电逻辑的子集将其相关联的全局位线子集预充电到电压源的电压电平，由此降低功耗 的存储器阵列。

公开(公告)号：US20090288046A1

公开(公告)日：2009-11-19

申请号：US12122785

申请日：2008-05-19

申请人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

发明人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

IPC分类号： G06F17/50

CPC分类号： G06F17/5045 ,  G06F2217/14

摘要： A method for designing a circuit. The method includes (i) providing a netlist of a design and (ii) dividing the netlist into N user logics, N being a positive integer. After said dividing the netlist is performed, the N user logics in N macro test wrappers are instantiated resulting in N instantiated logics. After said instantiating the N user logics is performed, the N instantiated logics are processed. After said processing is performed, a result of said processing is back-annotated to the netlist.

摘要翻译： 一种设计电路的方法。 该方法包括（i）提供设计的网表，（ii）将网表划分为N个用户逻辑，N是正整数。 在划分网表后，N个宏测试包装器中的N个用户逻辑被实例化，导致N个实例化的逻辑。 在实例化N个用户逻辑之后，处理N个实例化的逻辑。 在执行所述处理之后，将所述处理的结果反向注释到网表。

公开(公告)号：US07996808B2

公开(公告)日：2011-08-09

申请号：US12146921

申请日：2008-06-26

申请人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

发明人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A computer readable medium, system and associated method is provided for designing an integrated circuit with inserted loops. The method comprises the steps of inserting a loop with tagged wire segments and/or vias in a fully routed and DCR clean integrated circuit; performing a DRC; and fixing DRC violations by removing tagged wire segments and/or vias which contribute to a violation.

摘要翻译： 提供了一种用于设计具有插入环路的集成电路的计算机可读介质，系统和相关方法。 该方法包括以下步骤：将带有标记的线段和/或过孔的回路插入完全路由和DCR清洁集成电路中; 执行刚果民主共和国 并通过删除有助于违规的标记线段和/或过孔来修复DRC违规。

公开(公告)号：US08001501B2

公开(公告)日：2011-08-16

申请号：US12122785

申请日：2008-05-19

申请人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

发明人： Rainer Dorsch ,  Marta Junginger ,  Philipp Salz ,  Andreas Wagner ,  Gerhard Zilles

IPC分类号： G06F17/50 ,  G06F9/45

CPC分类号： G06F17/5045 ,  G06F2217/14

摘要： A method for designing a circuit. The method includes (i) providing a netlist of a design and (ii) dividing the netlist into N user logics, N being a positive integer. After said dividing the netlist is performed, the N user logics in N macro test wrappers are instantiated resulting in N instantiated logics. After said instantiating the N user logics is performed, the N instantiated logics are processed. After said processing is performed, a result of said processing is back-annotated to the netlist.

摘要翻译： 一种设计电路的方法。 该方法包括（i）提供设计的网表，（ii）将网表划分为N个用户逻辑，N是正整数。 在划分网表后，N个宏测试包装器中的N个用户逻辑被实例化，导致N个实例化的逻辑。 在实例化N个用户逻辑之后，处理N个实例化的逻辑。 在执行所述处理之后，将所述处理的结果反向注释到网表。

公开(公告)号：US20090031274A1

公开(公告)日：2009-01-29

申请号：US12146921

申请日：2008-06-26

申请人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

发明人： Andreas Arp ,  Jeanne P. Bickford ,  Markus Buehler ,  Juergen Koehl ,  Philipp Salz

IPC分类号： G06F17/50

CPC分类号： G06F17/5077

摘要： A computer readable medium, system and associated method is provided for designing an integrated circuit with inserted loops. The method comprises the steps of inserting a loop with tagged wire segments and/or vias in a fully routed and DCR clean integrated circuit; performing a DRC; and fixing DRC violations by removing tagged wire segments and/or vias which contribute to a violation.

摘要翻译： 提供了一种用于设计具有插入环路的集成电路的计算机可读介质，系统和相关方法。 该方法包括以下步骤：将带有标记的线段和/或过孔的环路插入完全路由和DCR清洁集成电路中; 执行刚果民主共和国 并通过删除有助于违规的标记线段和/或过孔来修复DRC违规。