公开(公告)号：US08255670B2

公开(公告)日：2012-08-28

申请号：US12619751

申请日：2009-11-17

申请人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

发明人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F15/00

CPC分类号： G06F9/3842

摘要： In one embodiment, a processor comprises a scheduler configured to issue a first instruction operation to be executed and an execution core coupled to the scheduler. Configured to execute the first instruction operation, the execution core comprises a plurality of replay sources configured to cause a replay of the first instruction operation responsive to detecting at least one of a plurality of replay cases. The scheduler is configured to inhibit issuance of the first instruction operation subsequent to the replay for a subset of the plurality of replay cases. The scheduler is coupled to receive an acknowledgement indication corresponding to each of the plurality of replay cases in the subset, and is configured to inhibit issuance of the first instruction operation until the acknowledgement indication is asserted that corresponds to an identified replay case of the subset.

摘要翻译： 在一个实施例中，处理器包括被配置为发出要执行的第一指令操作和耦合到调度器的执行核心的调度器。 配置为执行第一指令操作，执行核心包括被配置为响应于检测多个重放情况中的至少一个而使第一指令操作重放的多个重放源。 调度器被配置为禁止在多个重放情况的子集的重放之后发出第一指令操作。 调度器被耦合以接收对应于子集中的多个重播案例中的每一个的确认指示，并且被配置为禁止发出第一指令操作，直到确认对应于该子集的所识别的重放大小写的确认指示为止。

公开(公告)号：US20080086622A1

公开(公告)日：2008-04-10

申请号：US11546223

申请日：2006-10-10

申请人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

发明人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

IPC分类号： G06F9/30

CPC分类号： G06F9/3842

摘要： In one embodiment, a processor comprises a scheduler configured to issue a first instruction operation to be executed and an execution core coupled to the scheduler. Configured to execute the first instruction operation, the execution core comprises a plurality of replay sources configured to cause a replay of the first instruction operation responsive to detecting at least one of a plurality of replay cases. The scheduler is configured to inhibit issuance of the first instruction operation subsequent to the replay for a subset of the plurality of replay cases. The scheduler is coupled to receive an acknowledgement indication corresponding to each of the plurality of replay cases in the subset, and is configured to inhibit issuance of the first instruction operation until the acknowledge indication is asserted that corresponds to an identified replay case of the subset.

摘要翻译： 在一个实施例中，处理器包括被配置为发出要执行的第一指令操作和耦合到调度器的执行核心的调度器。 配置为执行第一指令操作，执行核心包括被配置为响应于检测多个重放情况中的至少一个而使第一指令操作重放的多个重放源。 调度器被配置为禁止在多个重放情况的子集的重放之后发出第一指令操作。 调度器被耦合以接收对应于子集中的多个重播案例中的每一个的确认指示，并且被配置为禁止发出第一指令操作，直到确认对应于所识别的该子集的重放情况为止的确认指示为止。

公开(公告)号：US20080086594A1

公开(公告)日：2008-04-10

申请号：US11545825

申请日：2006-10-10

申请人： Po-Yung Chang ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

发明人： Po-Yung Chang ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

IPC分类号： G06F12/00

CPC分类号： G06F9/383 ,  G06F9/30043 ,  G06F9/3826 ,  G06F12/0888 ,  Y02D10/13

摘要： In one embodiment, a processor comprises a buffer and a control unit coupled to the buffer. The buffer is configured to store requests to be transmitted on an interconnect on which the processor is configured to communicate. The buffer is coupled to receive a first uncacheable load request having a first address. The control unit is configured to merge the first uncacheable load request with a second uncacheable load request that is stored in the buffer responsive to a second address of the second load request matching the first address within a granularity. A single transaction on the interconnect is used for both the first and second uncacheable load requests, if merged. Separate transactions on the interconnect are used for each of the first and second uncacheable load requests if not merged.

摘要翻译： 在一个实施例中，处理器包括耦合到缓冲器的缓冲器和控制单元。 缓冲器被配置为存储要在处理器配置为进行通信的互连上发送的请求。 缓冲器被耦合以接收具有第一地址的第一不可缓存的加载请求。 所述控制单元被配置为将所述第一不可缓存的加载请求与存储在所述缓冲器中的第二不可缓存的加载请求进行合并，所述第二不可​​缓存的加载请求响应于在粒度内与所述第一地址匹配的第二加载请求的第二地址。 如果合并，互连上的单个事务将用于第一个和第二个不可缓存的加载请求。 对于第一和第二不可缓存的加载请求中的每一个，如果不合并，则互连上的单独事务将被使用。

公开(公告)号：US20100064120A1

公开(公告)日：2010-03-11

申请号：US12619751

申请日：2009-11-17

申请人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

发明人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

IPC分类号： G06F9/30

CPC分类号： G06F9/3842

摘要： In one embodiment, a processor comprises a scheduler configured to issue a first instruction operation to be executed and an execution core coupled to the scheduler. Configured to execute the first instruction operation, the execution core comprises a plurality of replay sources configured to cause a replay of the first instruction operation responsive to detecting at least one of a plurality of replay cases. The scheduler is configured to inhibit issuance of the first instruction operation subsequent to the replay for a subset of the plurality of replay cases. The scheduler is coupled to receive an acknowledgement indication corresponding to each of the plurality of replay cases in the subset, and is configured to inhibit issuance of the first instruction operation until the acknowledgement indication is asserted that corresponds to an identified replay case of the subset.

摘要翻译： 在一个实施例中，处理器包括被配置为发出要执行的第一指令操作和耦合到调度器的执行核心的调度器。 配置为执行第一指令操作，执行核心包括被配置为响应于检测多个重放情况中的至少一个而使第一指令操作重放的多个重放源。 调度器被配置为禁止在多个重放情况的子集的重放之后发出第一指令操作。 调度器被耦合以接收对应于子集中的多个重播案例中的每一个的确认指示，并且被配置为禁止发出第一指令操作，直到确认对应于该子集的所识别的重放大小写的确认指示为止。

公开(公告)号：US07647518B2

公开(公告)日：2010-01-12

申请号：US11546223

申请日：2006-10-10

申请人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

发明人： Po-Yung Chang ,  Wei-Han Lien ,  Jesse Pan ,  Ramesh Gunna ,  Tse-Yu Yeh ,  James B. Keller

IPC分类号： G06F1/32 ,  G06F9/38

CPC分类号： G06F9/3842

摘要： In one embodiment, a processor comprises a scheduler configured to issue a first instruction operation to be executed and an execution core coupled to the scheduler. Configured to execute the first instruction operation, the execution core comprises a plurality of replay sources configured to cause a replay of the first instruction operation responsive to detecting at least one of a plurality of replay cases. The scheduler is configured to inhibit issuance of the first instruction operation subsequent to the replay for a subset of the plurality of replay cases. The scheduler is coupled to receive an acknowledgement indication corresponding to each of the plurality of replay cases in the subset, and is configured to inhibit issuance of the first instruction operation until the acknowledge indication is asserted that corresponds to an identified replay case of the subset.

摘要翻译： 在一个实施例中，处理器包括被配置为发出要执行的第一指令操作和耦合到调度器的执行核心的调度器。 配置为执行第一指令操作，执行核心包括被配置为响应于检测多个重放情况中的至少一个而使第一指令操作重放的多个重放源。 调度器被配置为禁止在多个重放情况的子集的重放之后发出第一指令操作。 调度器被耦合以接收对应于子集中的多个重播案例中的每一个的确认指示，并且被配置为禁止发出第一指令操作，直到确认对应于所识别的该子集的重放情况为止的确认指示为止。

公开(公告)号：US07752474B2

公开(公告)日：2010-07-06

申请号：US11525584

申请日：2006-09-22

申请人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

发明人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D50/20

摘要： In one embodiment, a processor comprises a data cache configured to store a plurality of cache blocks and a control unit coupled to the data cache. The control unit is configured to flush the plurality of cache blocks from the data cache responsive to an indication that the processor is to transition to a low power state in which one or more clocks for the processor are inhibited.

摘要翻译： 在一个实施例中，处理器包括被配置为存储多个高速缓存块的数据高速缓存和耦合到数据高速缓存的控制单元。 控制单元被配置为响应于处理器将转换到其中禁止用于处理器的一个或多个时钟的低功率状态的指示，从数据高速缓冲存储器中刷新多个高速缓存块。

公开(公告)号：US20080077813A1

公开(公告)日：2008-03-27

申请号：US11525584

申请日：2006-09-22

申请人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campell

发明人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campell

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D50/20

摘要： In one embodiment, a processor comprises a data cache configured to store a plurality of cache blocks and a control unit coupled to the data cache. The control unit is configured to flush the plurality of cache blocks from the data cache responsive to an indication that the processor is to transition to a low power state in which one or more clocks for the processor are inhibited.

摘要翻译： 在一个实施例中，处理器包括被配置为存储多个高速缓存块的数据高速缓存和耦合到数据高速缓存的控制单元。 控制单元被配置为响应于处理器将转换到其中禁止用于处理器的一个或多个时钟的低功率状态的指示，从数据高速缓冲存储器中刷新多个高速缓存块。

公开(公告)号：US08171326B2

公开(公告)日：2012-05-01

申请号：US12785842

申请日：2010-05-24

申请人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

发明人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D50/20

摘要： In one embodiment, a processor comprises a data cache configured to store a plurality of cache blocks and a control unit coupled to the data cache. The control unit is configured to flush the plurality of cache blocks from the data cache responsive to an indication that the processor is to transition to a low power state in which one or more clocks for the processor are inhibited.

摘要翻译： 在一个实施例中，处理器包括被配置为存储多个高速缓存块的数据高速缓存和耦合到数据高速缓存的控制单元。 控制单元被配置为响应于处理器将转换到其中禁止用于处理器的一个或多个时钟的低功率状态的指示，从数据高速缓冲存储器中刷新多个高速缓存块。

公开(公告)号：US20100235670A1

公开(公告)日：2010-09-16

申请号：US12785842

申请日：2010-05-24

申请人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

发明人： James B. Keller ,  Tse-Yu Yeh ,  Ramesh Gunna ,  Brian J. Campbell

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3237 ,  Y02D10/128 ,  Y02D50/20

摘要： In one embodiment, a processor comprises a data cache configured to store a plurality of cache blocks and a control unit coupled to the data cache. The control unit is configured to flush the plurality of cache blocks from the data cache responsive to an indication that the processor is to transition to a low power state in which one or more clocks for the processor are inhibited.

摘要翻译： 在一个实施例中，处理器包括被配置为存储多个高速缓存块的数据高速缓存和耦合到数据高速缓存的控制单元。 控制单元被配置为响应于处理器将转换到其中禁止用于处理器的一个或多个时钟的低功率状态的指示，从数据高速缓冲存储器中刷新多个高速缓存块。

公开(公告)号：US07398361B2

公开(公告)日：2008-07-08

申请号：US11215604

申请日：2005-08-30

申请人： Ramesh Gunna ,  Po-Yung Chang ,  Sridhar P. Subramanian ,  James B. Keller ,  Tse-Yuh Yeh

发明人： Ramesh Gunna ,  Po-Yung Chang ,  Sridhar P. Subramanian ,  James B. Keller ,  Tse-Yuh Yeh

IPC分类号： G06F13/00

CPC分类号： G06F12/0831

摘要： In one embodiment, an interface unit comprises an address buffer and a control unit coupled to the address buffer. The address buffer is configured to store addresses of processor core requests generated by a processor core and addresses of snoop requests received from an interconnect. The control unit is configured to maintain a plurality of queues, wherein at least a first queue of the plurality of queues is dedicated to snoop requests and at least a second queue of the plurality of queues is dedicated to processor core requests. Responsive to a first snoop request received by the interface unit from the interconnect, the control unit is configured to allocate a first address buffer entry of the address buffer to store the first snoop request and to store a first pointer to the first address buffer entry in the first queue. Responsive to a first processor core request received by the interface unit from the processor core, the control unit is configured to allocate a second address buffer entry of the address buffer to store the first processor core request and to store a second pointer to the second address buffer entry in the second queue.

摘要翻译： 在一个实施例中，接口单元包括地址缓冲器和耦合到地址缓冲器的控制单元。 地址缓冲器被配置为存储由处理器核心产生的处理器核心请求的地址和从互连接​​收的窥探请求的地址。 所述控制单元被配置为维护多个队列，其中所述多个队列中的至少第一队列专用于窥探请求，并且所述多个队列中的至少第二队列专用于处理器核心请求。 响应于接口单元从互连接收到的第一窥探请求，控制单元被配置为分配地址缓冲器的第一地址缓冲器条目以存储第一窥探请求，并且将第一指针存储到第一地址缓冲器条目中 第一个队列。 响应于接口单元从处理器核心接收到的第一处理器核心请求，控制单元被配置为分配地址缓冲器的第二地址缓冲器条目以存储第一处理器核心请求并将第二指针存储到第二地址 第二个队列中的缓冲区条目。