公开(公告)号：US20080286887A1

公开(公告)日：2008-11-20

申请号：US11803646

申请日：2007-05-15

申请人： Jung-Suk Goo ,  Qiang Chen

发明人： Jung-Suk Goo ,  Qiang Chen

IPC分类号： H01L21/66 ,  G06F17/50

CPC分类号： G06F17/5036

摘要： According to one exemplary embodiment, a method for adjusting a transistor model for increased circuit simulation accuracy includes determining a first gate CD offset by matching a C-V test structure having a normalized channel current to an I-V test structure having the normalized channel current. The method further includes utilizing the first gate CD offset to adjust the transistor model for increased circuit simulation. The method also includes determining a second gate CD offset by varying I-V and C-V gate length parameters in the transistor model to cause simulated data from a test circuit to be approximately equal to measured data from the test circuit. The method further includes utilizing the second gate CD offset to adjust the transistor model.

摘要翻译： 根据一个示例性实施例，用于调整用于增加电路仿真精度的晶体管模型的方法包括通过将具有归一化信道电流的C-V测试结构与具有归一化通道电流的I-V测试结构相匹配来确定第一门CD偏移。 该方法还包括利用第一栅极CD偏移来调整晶体管模型以增加电路仿真。 该方法还包括通过在晶体管模型中改变I-V和C-V栅极长度参数来确定第二栅极CD偏移，以使来自测试电路的模拟数据近似等于来自测试电路的测量数据。 该方法还包括利用第二栅极CD偏移来调整晶体管模型。

公开(公告)号：US07880229B2

公开(公告)日：2011-02-01

申请号：US11874454

申请日：2007-10-18

申请人： Sriram Madhavan ,  Qiang Chen ,  Darin A. Chan ,  Jung-Suk Goo

发明人： Sriram Madhavan ,  Qiang Chen ,  Darin A. Chan ,  Jung-Suk Goo

IPC分类号： H01L27/12

CPC分类号： H01L29/78615 ,  H01L22/34

摘要： A body tie test structure and methods for its manufacture are provided. The transistor comprises a body-tied semiconductor on insulator (SOI) transistor formed in a layer of semiconductor material, the transistor comprising a cross-shaped gate structure with a substantially constant gate length L. An insulating blocking layer enables formation of a spacer region in the layer of semiconductor material separating the source and drain regions from the body tie region. A conductive channel with substantially the same inversion characteristics as the intrinsic transistor body connects the body tie to the intrinsic transistor body through the spacer region.

摘要翻译： 提供了一种身体搭接测试结构及其制造方法。 晶体管包括形成在半导体材料层中的主体结合半导体绝缘体（SOI）晶体管，该晶体管包括具有基本恒定的栅极长度L的十字形栅极结构。绝缘阻挡层能够形成间隔区域 所述半导体材料层将所述源极和漏极区域与所述主体连接区域分开。 具有与本征晶体管主体基本上相同的反转特性的导电沟道通过间隔区将主体连接到本征晶体管本体。

公开(公告)号：US20080185581A1

公开(公告)日：2008-08-07

申请号：US11543638

申请日：2006-10-05

申请人： Qiang Chen ,  Jung-Suk Goo

发明人： Qiang Chen ,  Jung-Suk Goo

IPC分类号： H01L23/58 ,  H01L21/66

CPC分类号： H01L22/12 ,  H01L21/84 ,  H01L22/34 ,  H01L27/1203 ,  H01L29/7841

摘要： According to one exemplary embodiment, a silicon-on-insulator (SOI) transistor test structure includes a gate situated over a semiconductor body and a doped halo under the gate. The SOI transistor test structure further includes at least two semiconductor body contacts situated on opposing sides of the doped halo, where one or more of the at least two semiconductor body contacts forms a direct electrical contact with the doped halo, thereby increasing current flow to the doped halo to facilitate measuring body-effect in the SOI transistor test structure.

摘要翻译： 根据一个示例性实施例，绝缘体上硅（SOI）晶体管测试结构包括位于半导体主体之上的栅极和栅极下的掺杂卤素。 SOI晶体管测试结构还包括至少两个半导体本体触点，位于掺杂晕圈的相对侧上，其中至少两个半导体本体触点中的一个或多个与掺杂光晕形成直接电接触，从而增加电流流向 掺杂光晕，有助于测量SOI晶体管测试结构中的体效。

公开(公告)号：US07761823B2

公开(公告)日：2010-07-20

申请号：US11803646

申请日：2007-05-15

申请人： Jung-Suk Goo ,  Qiang Chen

发明人： Jung-Suk Goo ,  Qiang Chen

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： According to one exemplary embodiment, a method for adjusting a transistor model for increased circuit simulation accuracy includes determining a first gate CD offset by matching a C-V test structure having a normalized channel current to an I-V test structure having the normalized channel current. The method further includes utilizing the first gate CD offset to adjust the transistor model for increased circuit simulation. The method also includes determining a second gate CD offset by varying I-V and C-V gate length parameters in the transistor model to cause simulated data from a test circuit to be approximately equal to measured data from the test circuit. The method further includes utilizing the second gate CD offset to adjust the transistor model.

摘要翻译： 根据一个示例性实施例，用于调整用于增加电路仿真精度的晶体管模型的方法包括通过将具有归一化信道电流的C-V测试结构与具有归一化通道电流的I-V测试结构相匹配来确定第一门CD偏移。 该方法还包括利用第一栅极CD偏移来调整晶体管模型以增加电路仿真。 该方法还包括通过在晶体管模型中改变I-V和C-V栅极长度参数来确定第二栅极CD偏移，以使来自测试电路的模拟数据近似等于来自测试电路的测量数据。 该方法还包括利用第二栅极CD偏移来调整晶体管模型。

公开(公告)号：US08586981B2

公开(公告)日：2013-11-19

申请号：US11543638

申请日：2006-10-05

申请人： Qiang Chen ,  Jung-Suk Goo

发明人： Qiang Chen ,  Jung-Suk Goo

IPC分类号： H01L29/10

CPC分类号： H01L22/12 ,  H01L21/84 ,  H01L22/34 ,  H01L27/1203 ,  H01L29/7841

摘要： According to one exemplary embodiment, a silicon-on-insulator (SOI) transistor test structure includes a gate situated over a semiconductor body and a doped halo under the gate. The SOI transistor test structure further includes at least two semiconductor body contacts situated on opposing sides of the doped halo, where one or more of the at least two semiconductor body contacts forms a direct electrical contact with the doped halo, thereby increasing current flow to the doped halo to facilitate measuring body-effect in the SOI transistor test structure.

摘要翻译： 根据一个示例性实施例，绝缘体上硅（SOI）晶体管测试结构包括位于半导体主体之上的栅极和栅极下的掺杂卤素。 SOI晶体管测试结构还包括至少两个半导体本体触点，位于掺杂晕圈的相对侧上，其中至少两个半导体本体触点中的一个或多个与掺杂光晕形成直接电接触，从而增加电流流向 掺杂光晕，有助于测量SOI晶体管测试结构中的体效。

公开(公告)号：US08293606B2

公开(公告)日：2012-10-23

申请号：US12973377

申请日：2010-12-20

申请人： Sriram Madhavan ,  Qiang Chen ,  Darin A. Chan ,  Jung-Suk Goo

发明人： Sriram Madhavan ,  Qiang Chen ,  Darin A. Chan ,  Jung-Suk Goo

IPC分类号： H01L27/12

CPC分类号： H01L29/78615 ,  H01L22/34

摘要： A body tie test structure and methods for its manufacture are provided. The transistor comprises a body-tied semiconductor on insulator (SOI) transistor formed in a layer of semiconductor material, the transistor comprising a cross-shaped gate structure with a substantially constant gate length L. An insulating blocking layer enables formation of a spacer region in the layer of semiconductor material separating the source and drain regions from the body tie region. A conductive channel with substantially the same inversion characteristics as the intrinsic transistor body connects the body tie to the intrinsic transistor body through the spacer region.

摘要翻译： 提供了一种身体搭接测试结构及其制造方法。 晶体管包括形成在半导体材料层中的主体结合半导体绝缘体（SOI）晶体管，该晶体管包括具有基本恒定的栅极长度L的十字形栅极结构。绝缘阻挡层能够形成间隔区域 所述半导体材料层将所述源极和漏极区域与所述主体连接区域分开。 具有与本征晶体管主体基本上相同的反转特性的导电沟道通过间隔区将主体连接到本征晶体管本体。

公开(公告)号：US20130117001A1

公开(公告)日：2013-05-09

申请号：US13288541

申请日：2011-11-03

申请人： Jung-Suk Goo ,  Ciby Thuruthiyil ,  Venkat Ramasubramanian ,  John Faricelli

发明人： Jung-Suk Goo ,  Ciby Thuruthiyil ,  Venkat Ramasubramanian ,  John Faricelli

IPC分类号： G06F17/50

CPC分类号： G06F17/5036

摘要： A method for simulating a tucked transistor device having a diffusion region defined in a semiconductor layer, a gate electrode adjacent a first side of the diffusion region, a floating gate electrode adjacent a second side of the diffusion region, and an isolation structure disposed beneath at least a portion of the floating gate electrode is provided. The method includes receiving a first netlist having an entry for the tucked transistor device in a computing apparatus. The entry defines parameters associated with the gate electrode and the diffusion region. A parasitic capacitance component is added to the entry representing a gate capacitance between the floating gate and the diffusion region in the computing apparatus.

摘要翻译： 一种用于模拟具有限定在半导体层中的扩散区域的折叠晶体管器件的方法，与扩散区域的第一侧相邻的栅电极，与扩散区域的第二侧相邻的浮置栅极电极以及设置在扩散区域下方的隔离结构 设置至少一部分浮栅电极。 该方法包括在计算装置中接收具有用于被折叠的晶体管器件的条目的第一网表。 该条目定义与栅电极和扩散区相关的参数。 寄生电容分量被添加到表示计算装置中的浮动栅极和扩散区域之间的栅极电容的条目。

公开(公告)号：US06943087B1

公开(公告)日：2005-09-13

申请号：US10738529

申请日：2003-12-17

申请人： Qi Xiang ,  Jung-Suk Goo ,  James N. Pan ,  Ming Ren Lin

发明人： Qi Xiang ,  Jung-Suk Goo ,  James N. Pan ,  Ming Ren Lin

IPC分类号： H01L21/331 ,  H01L21/8222

CPC分类号： H01L29/66545 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/66772 ,  H01L29/7848 ,  H01L29/78654

摘要： Strained silicon is grown on a dielectric material in a trench in a silicon germanium layer at a channel region of a MOSFET after fabrication of other MOSFET elements using a removable dummy gate process to form an SOI MOSFET. The MOSFET is fabricated with the dummy gate in place, the dummy gate is removed, and a trench is formed in the channel region. Dielectric material is grown in the trench, and strained silicon is then grown from the silicon germanium trench sidewalls to form a strained silicon layer that extends across the dielectric material. The silicon germanium sidewalls impart strain to the strained silicon, and the presence of the dielectric material allows the strained silicon to be grown as a thin fully depleted layer. A replacement gate is then formed by damascene processing.

摘要翻译： 在使用可移除的虚拟栅极工艺制造其它MOSFET元件以形成SOI MOSFET之后，将应变硅在MOSFET的沟道区的硅锗层中的沟槽中的电介质材料上生长。 MOSFET由虚拟栅极制造在位，虚拟栅极被去除，并且在沟道区域中形成沟槽。 电介质材料在沟槽中生长，然后从硅锗沟槽侧壁生长应变硅，以形成延伸穿过电介质材料的应变硅层。 硅锗侧壁对应变硅施加应变，并且电介质材料的存在允许应变硅作为薄的完全耗尽层生长。 然后通过镶嵌加工形成替换浇口。

公开(公告)号：US20050048743A1

公开(公告)日：2005-03-03

申请号：US10654497

申请日：2003-09-03

申请人： Ihsan Djomehri ,  Jung-Suk Goo ,  Srinath Krishnan ,  Witold Maszara ,  James Pan ,  Qi Xiang

发明人： Ihsan Djomehri ,  Jung-Suk Goo ,  Srinath Krishnan ,  Witold Maszara ,  James Pan ,  Qi Xiang

IPC分类号： H01L21/20 ,  H01L29/06 ,  H01L29/08 ,  H01L29/10 ,  H01L29/78

CPC分类号： H01L29/0847 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/78

摘要： A method of forming a channel region for a transistor includes forming a layer of silicon germanium (SiGe) above a substrate, forming an oxide layer above the SiGe layer wherein the oxide layer includes an aperture in a channel area and the aperture is filled with a SiGe feature, depositing a layer having a first thickness above the oxide layer and the SiGe feature, and forming source and drain regions in the layer.

摘要翻译： 形成用于晶体管的沟道区的方法包括在衬底上形成硅锗层（SiGe），在SiGe层上形成氧化物层，其中氧化物层包括沟道区中的孔，并且孔填充有 SiGe特征，在氧化物层上沉积具有第一厚度的层和SiGe特征，以及在该层中形成源区和漏区。

公开(公告)号：US06858503B1

公开(公告)日：2005-02-22

申请号：US10358484

申请日：2003-02-05

申请人： Minh V. Ngo ,  Ming-Ren Lin ,  Paul R. Besser ,  Qi Xiang ,  Eric N. Paton ,  Jung-Suk Goo

发明人： Minh V. Ngo ,  Ming-Ren Lin ,  Paul R. Besser ,  Qi Xiang ,  Eric N. Paton ,  Jung-Suk Goo

IPC分类号： H01L21/306 ,  H01L29/10 ,  H01L21/336

CPC分类号： H01L21/02046 ,  H01L29/1054

摘要： A fabrication system utilizes a protocol for removing germanium from a top surface of a wafer. An exposure to a gas, such as a gas containing the hydrochloric acid can remove germanium from the top surface. The protocol can allow shared equipment to be used in both Flash product fabrication lines and strained silicon (SMOS) fabrication lines. The protocol allows better silicidation in SMOS devices.

摘要翻译： 制造系统利用从晶片顶表面去除锗的方案。 暴露于气体，如含有盐酸的气体，可以从上表面除去锗。 该协议可以允许在Flash产品制造线和应变硅（SMOS）生产线中使用共享设备。 该协议允许在SMOS器件中更好的硅化。