公开(公告)号：US20160314085A1

公开(公告)日：2016-10-27

申请号：US15101870

申请日：2014-12-18

Applicant: RAMBUS INC.

Inventor： Frederick A. WARE ,  Abhijit ABHYANKAR ,  Suresh RAJAN

IPC: G06F13/16 ,  G06F13/42

CPC classification number: G06F13/1673 ,  G06F13/4243

Abstract: A memory controller and buffers on memory modules each operate in two modes, depending on the type of motherboard through which the controller and modules are connected. In a first mode, the controller transmits decoded chip-select signals independently to each module, and the motherboard data channel uses multi-drop connections to each module. In a second mode, the motherboard has point-to-point data channel and command address connections to each of the memory modules, and the controller transmits a fully encoded chip-select signal group to each module. The buffers operate modally to correctly select ranks or partial ranks of memory devices on one or more modules for each transaction, depending on the mode.

Abstract translation: 存储器控制器和存储器模块中的缓冲器各自以两种模式运行，这取决于控制器和模块通过其连接的主板的类型。 在第一模式中，控制器独立地向每个模块发送解码的芯片选择信号，并且主板数据信道使用到每个模块的多点连接。 在第二模式中，母板具有到每个存储器模块的点对点数据信道和命令地址连接，并且控制器向每个模块发送完全编码的芯片选择信号组。 缓冲器以模态方式进行操作，以根据模式正确选择每个事务的一个或多个模块上的存储器设备的等级或部分等级。

公开(公告)号：US20160217839A1

公开(公告)日：2016-07-28

申请号：US15024454

申请日：2014-09-24

Applicant: RAMBUS INC.

Inventor： Frederick A. WARE ,  Suresh RAJAN

IPC: G11C7/10

CPC classification number: G11C7/1063 ,  G11C5/04 ,  G11C5/063 ,  G11C7/10 ,  G11C7/1072 ,  G11C29/025 ,  G11C29/028

Abstract: The embodiments described herein describe technologies for memory systems. One implementation of a memory module includes multiple device sites coupled to the a data query (DQ) buffer component via data lines and coupled to a command and address (CA) buffer component via chip select (CS) lines. A first number of the CS lines between the CA buffer component and any combination of two or more of the multiple device sites is greater than a second number of the CS lines between the CA buffer component and a single one of the multiple device sites.

Abstract translation: 这里描述的实施例描述了用于存储器系统的技术。 存储器模块的一个实现包括经由数据线耦合到数据查询（DQ）缓冲器组件的多个设备站点，并经由芯片选择（CS）线路耦合到命令和地址（CA）缓冲器组件。 CA缓冲器组件与多个设备站点中的两个或多个的任何组合之间的第一个CS行数大于CA缓冲器组件与多个设备站点中的单个站点之间的CS行的第二个数量。