公开(公告)号：US07984229B2

公开(公告)日：2011-07-19

申请号：US11684529

申请日：2007-03-09

申请人： Ravindraraj Ramaraju ,  Ambica Ashok ,  David R. Bearden ,  Prashant U. Kenkare

发明人： Ravindraraj Ramaraju ,  Ambica Ashok ,  David R. Bearden ,  Prashant U. Kenkare

IPC分类号： G06F12/00

CPC分类号： G06F12/0895 ,  Y02D10/13

摘要： A cache design is described in which corresponding accesses to tag and information arrays are phased in time, and in which tags are retrieved (typically speculatively) from a tag array without benefit of an effective address calculation subsequently used for a corresponding retrieval from an information array. In some exploitations, such a design may allow cycle times (and throughput) of a memory subsystem to more closely match demands of some processor and computation system architectures. Our techniques seek to allow early (indeed speculative) retrieval from the tag array without delays that would otherwise be associated with calculation of an effective address eventually employed for a corresponding retrieval from the information array. Speculation can be resolved using the eventually calculated effective address or using separate functionality. In some embodiments, we use calculated effective addresses for way selection based on tags retrieved from the tag array.

摘要翻译： 描述了一种高速缓存设计，其中对标签和信息数组的相应访问在时间上是相位的，并且其中从标签数组中检索（通常是推测性地）的标签，而不受随后用于从信息数组的相应检索的有效地址计算的益处 。 在一些开发中，这样的设计可以允许存储器子系统的周期时间（和吞吐量）更接近地匹配一些处理器和计算系统架构的需求。 我们的技术旨在允许从标签数组中提前（确实是推测性的）检索，而不会延迟，否则将与从信息数组中相应检索最终采用的有效地址的计算相关联。 可以使用最终计算的有效地址或使用单独的功能来解决投机。 在一些实施例中，我们使用基于从标签阵列检索的标签的方法选择的计算的有效地址。

公开(公告)号：US20080222361A1

公开(公告)日：2008-09-11

申请号：US11684529

申请日：2007-03-09

申请人： Ravindraraj Ramaraju ,  Ambica Ashok ,  David R. Bearden ,  Prashant U. Kenkare

发明人： Ravindraraj Ramaraju ,  Ambica Ashok ,  David R. Bearden ,  Prashant U. Kenkare

IPC分类号： G06F12/08

CPC分类号： G06F12/0895 ,  Y02D10/13

摘要： A cache design is described in which corresponding accesses to tag and information arrays are phased in time, and in which tags are retrieved (typically speculatively) from a tag array without benefit of an effective address calculation subsequently used for a corresponding retrieval from an information array. In some exploitations, such a design may allow cycle times (and throughput) of a memory subsystem to more closely match demands of some processor and computation system architectures. In some cases, phased access can be described as pipelined tag and information array access, though strictly speaking, indexing into the information array need not depend on results of the tag array access. Our techniques seek to allow early (indeed speculative) retrieval from the tag array without delays that would otherwise be associated with calculation of an effective address eventually employed for a corresponding retrieval from the information array. Speculation can be resolved using the eventually calculated effective address or using separate functionality. In some embodiments, we use calculated effective addresses for way selection based on tags retrieved from the tag array.

摘要翻译： 描述了一种高速缓存设计，其中对标签和信息数组的相应访问在时间上是相位的，并且其中从标签数组中检索（通常是推测性地）的标签，而不受随后用于从信息数组的相应检索的有效地址计算的益处 。 在一些开发中，这样的设计可以允许存储器子系统的周期时间（和吞吐量）更接近地匹配一些处理器和计算系统架构的需求。 在某些情况下，分阶段访问可以被描述为流水线标签和信息数组访问，但严格来说，索引到信息数组不需要依赖于标签数组访问的结果。 我们的技术旨在允许从标签数组中提前（确实是推测性的）检索，而不会延迟，否则将与从信息数组中相应检索最终采用的有效地址的计算相关联。 可以使用最终计算的有效地址或使用单独的功能来解决投机。 在一些实施例中，我们使用基于从标签阵列检索的标签的方法选择的计算的有效地址。

公开(公告)号：US07548102B2

公开(公告)日：2009-06-16

申请号：US11457668

申请日：2006-07-14

申请人： Ravindraraj Ramaraju ,  Ambica Ashok ,  Cody B. Croxton ,  Peter M. Ippolito ,  Prashant U. Kenkare

发明人： Ravindraraj Ramaraju ,  Ambica Ashok ,  Cody B. Croxton ,  Peter M. Ippolito ,  Prashant U. Kenkare

IPC分类号： H03K3/289

CPC分类号： H03K3/0375 ,  H03K3/356156

摘要： The present invention provides a latch circuit that is operable to generate a pulse from first and second clock signals to allow gates in a datapath to propagate data with minimal latency. The first clock signal is a version of the system clock and the second control signal is a time-shifted, inverted version of the system clock signal. Each of the individual latches in a datapath comprises data propagation logic. In one embodiment of the invention, the data propagation logic uses the first and second clock signals to generate an “implicit” pulse. In another embodiment of the invention, the data propagation logic uses the first and second clock signals to generate an “explicit” pulse. The implicit and explicit pulses are used to control the transmission gate of the latch to provide propagation of data through the latch with minimal latency.

摘要翻译： 本发明提供了一种锁存电路，其可操作以从第一和第二时钟信号产生脉冲，以允许数据路径中的门以最小延迟传播数据。 第一时钟信号是系统时钟的版本，第二控制信号是系统时钟信号的时移反转版本。 数据路径中的每个锁存器包括数据传播逻辑。 在本发明的一个实施例中，数据传播逻辑使用第一和第二时钟信号来产生“隐含”脉冲。 在本发明的另一个实施例中，数据传播逻辑使用第一和第二时钟信号来产生“显式”脉冲。 隐式和显式脉冲用于控制锁存器的传输门，以最小的延迟提供数据通过锁存器的传播。

公开(公告)号：US20080012618A1

公开(公告)日：2008-01-17

申请号：US11457668

申请日：2006-07-14

申请人： Ravindraraj Ramaraju ,  Ambica Ashok ,  Cody B. Croxton ,  Peter M. Ippolito ,  Prashant U. Kenkare

发明人： Ravindraraj Ramaraju ,  Ambica Ashok ,  Cody B. Croxton ,  Peter M. Ippolito ,  Prashant U. Kenkare

IPC分类号： H03K3/289

CPC分类号： H03K3/0375 ,  H03K3/356156

摘要： The present invention provides a latch circuit that is operable to generate a pulse from first and second clock signals to allow gates in a datapath to propagate data with minimal latency. The first clock signal is a version of the system clock and the second control signal is a time-shifted, inverted version of the system clock signal. Each of the individual latches in a datapath comprises data propagation logic. In one embodiment of the invention, the data propagation logic uses the first and second clock signals to generate an “implicit” pulse. In another embodiment of the invention, the data propagation logic uses the first and second clock signals to generate an “explicit” pulse. The implicit and explicit pulses are used to control the transmission gate of the latch to provide propagation of data through the latch with minimal latency.

摘要翻译： 本发明提供了一种锁存电路，其可操作以从第一和第二时钟信号产生脉冲，以允许数据路径中的门以最小延迟传播数据。 第一时钟信号是系统时钟的版本，第二控制信号是系统时钟信号的时移反转版本。 数据路径中的每个锁存器包括数据传播逻辑。 在本发明的一个实施例中，数据传播逻辑使用第一和第二时钟信号来产生“隐含”脉冲。 在本发明的另一个实施例中，数据传播逻辑使用第一和第二时钟信号来产生“显式”脉冲。 隐式和显式脉冲用于控制锁存器的传输门，以最小的延迟提供数据通过锁存器的传播。

公开(公告)号：US20130046928A1

公开(公告)日：2013-02-21

申请号：US13213900

申请日：2011-08-19

申请人： Ravindraraj Ramaraju ,  David R. Bearden ,  Prashant U. Kenkare ,  Jogendra C. Sarker

发明人： Ravindraraj Ramaraju ,  David R. Bearden ,  Prashant U. Kenkare ,  Jogendra C. Sarker

IPC分类号： G06F12/02

CPC分类号： G06F12/1027 ,  G06F9/355 ,  G06F9/3824 ,  G06F9/3832 ,  G11C15/04

摘要： A method and data processing system for accessing an entry in a memory array by placing a tag memory unit (114) in parallel with an operand adder circuit (112) to enable tag lookup and generation of speculative way hit/miss information (126) directly from the operands (111, 113) without using the output sum of the operand adder. PGZ-encoded address bits (0:51) from the operands (111, 113) are applied with a carry-out value (Cout48) to a content-addressable memory array (114) to generate two speculative hit/miss signals. A sum value (EA51) computed from the least significant base and offset address bits determines which of the speculative hit/miss signals is selected for output (126).

摘要翻译： 一种方法和数据处理系统，用于通过将标记存储器单元（114）与操作数加法器电路（112）并行放置来访问存储器阵列中的入口，以使标签查找和直接产生投机方式命中/未命中信息（126） 不使用操作数加法器的输出和从操作数（111,113）中读出。 将来自操作数（111,113）的PGZ编码的地址位（0:51）与进位值（Cout48）一起施加到内容寻址存储器阵列（114），以产生两个推测的命中/未命中信号。 从最低有效基址和偏移地址位计算的和值（EA51）确定选择哪种推测性命中/未命中信号用于输出（126）。

公开(公告)号：US09021194B2

公开(公告)日：2015-04-28

申请号：US13213900

申请日：2011-08-19

申请人： Ravindraraj Ramaraju ,  David R. Bearden ,  Prashant U. Kenkare ,  Jogendra C. Sarker

发明人： Ravindraraj Ramaraju ,  David R. Bearden ,  Prashant U. Kenkare ,  Jogendra C. Sarker

IPC分类号： G06F9/355 ,  G06F9/38 ,  G06F12/10

CPC分类号： G06F12/1027 ,  G06F9/355 ,  G06F9/3824 ,  G06F9/3832 ,  G11C15/04

摘要： A method and data processing system for accessing an entry in a memory array by placing a tag memory unit (114) in parallel with an operand adder circuit (112) to enable tag lookup and generation of speculative way hit/miss information (126) directly from the operands (111, 113) without using the output sum of the operand adder. PGZ-encoded address bits (0:51) from the operands (111, 113) are applied with a carry-out value (Cout48) to a content-addressable memory array (114) to generate two speculative hit/miss signals. A sum value (EA51) computed from the least significant base and offset address bits determines which of the speculative hit/miss signals is selected for output (126).

摘要翻译： 一种方法和数据处理系统，用于通过将标记存储器单元（114）与操作数加法器电路（112）并行放置来访问存储器阵列中的入口，以使标签查找和直接产生投机方式命中/未命中信息（126） 不使用操作数加法器的输出和从操作数（111,113）中读出。 将来自操作数（111,113）的PGZ编码的地址位（0:51）与进位值（Cout48）一起施加到内容寻址存储器阵列（114），以产生两个推测的命中/未命中信号。 从最低有效基址和偏移地址位计算的和值（EA51）确定选择哪种推测性命中/未命中信号用于输出（126）。

公开(公告)号：US08943292B2

公开(公告)日：2015-01-27

申请号：US11552817

申请日：2006-10-25

申请人： Ravindraraj Ramaraju ,  David R. Bearden ,  Prashant U. Kenkare

发明人： Ravindraraj Ramaraju ,  David R. Bearden ,  Prashant U. Kenkare

IPC分类号： G06F12/02 ,  G06F9/355 ,  G06F9/345

CPC分类号： G06F9/355 ,  G06F9/345

摘要： A method includes storing a first transaction entry to a first software configurable storage location, storing a second transaction entry to a second software configurable storage location, determining that a first transaction indicated by the first transaction entry has occurred, determining that a second transaction indicated by the second transaction entry has occurred subsequent to the first transaction, and, in response to determining that the first transaction occurred and the second transaction occurred, storing at least one transaction attribute captured during at least one clock cycle subsequent to the second transaction. The first and second software configurable storage locations may be located in a trace buffer, where the at least one transaction attribute is stored to the trace buffer and overwrites the first and second transaction attributes. Each transaction entry may include a dead cycle field, a consecutive transaction requirement field, and a last entry field.

摘要翻译： 一种方法包括将第一交易条目存储到第一软件可配置存储位置，将第二交易条目存储到第二软件可配置存储位置，确定由第一交易条目指示的第一交易已经发生，确定由第一交易条目指示的第二交易 第二交易条目已经在第一交易之后发生，并且响应于确定第一交易发生和第二交易发生，存储在第二交易之后的至少一个时钟周期期间捕获的至少一个交易属性。 第一和第二软件可配置存储位置可以位于跟踪缓冲器中，其中至少一个事务属性被存储到跟踪缓冲器并且覆盖第一和第二事务属性。 每个交易条目可以包括死循环字段，连续交易需求字段和最后输入字段。

公开(公告)号：US07843218B1

公开(公告)日：2010-11-30

申请号：US12607657

申请日：2009-10-28

申请人： Ravindraraj Ramaraju ,  David R. Bearden ,  Cody B. Croxton ,  Prashant U. Kenkare

发明人： Ravindraraj Ramaraju ,  David R. Bearden ,  Cody B. Croxton ,  Prashant U. Kenkare

IPC分类号： H03K19/173

CPC分类号： G01R31/318541

摘要： A multiplexed data flip-flop circuit (500) is described in which a multiplexer (510) outputs functional or scan data, a master latch (520) generates a master latch output signal at a hold time under control of a master clock signal, a slave latch (540) generates a flip flop output signal at a launch time under control of a slave clock signal, clock generation circuitry (550) generates a second clock signal that has a DC state during a functional mode and has a switching state during a scan mode, and data propagation logic circuitry (564) uses the first and second clock signals to generate the master and slave clock signals during a scan mode to delay the launch time of the slave latch with respect to the hold time of the master latch.

摘要翻译： 描述了多路复用数据触发器电路（500），其中复用器（510）输出功能或扫描数据，主锁存器（520）在主时钟信号的控制下在保持时间产生主锁存器输出信号， 从锁存器（540）在从时钟信号的控制下在启动时产生触发器输出信号，时钟产生电路（550）产生在功能模式期间具有DC状态的第二时钟信号，并且在第一时钟信号期间具有开关状态 扫描模式和数据传播逻辑电路（564）在扫描模式期间使用第一和第二时钟信号来产生主时钟信号和从时钟信号，以相对于主锁存器的保持时间延迟从锁存器的启动时间。

公开(公告)号：US20110239069A1

公开(公告)日：2011-09-29

申请号：US12729826

申请日：2010-03-23

申请人： Ravindraraj Ramaraju ,  Prashant U. Kenkare ,  Gray A. Mussemann ,  Mihir S. Sabnis

发明人： Ravindraraj Ramaraju ,  Prashant U. Kenkare ,  Gray A. Mussemann ,  Mihir S. Sabnis

IPC分类号： G01R31/3177 ,  G06F11/25

CPC分类号： G06F11/267 ,  G01R31/318541 ,  G01R31/318575

摘要： A digital scan chain system having test scan has a plurality of flip-flop modules, each of the plurality of flip-flop modules having a first data bit input, a second data bit input, a test bit input, a clock input, a first data bit output, a second data bit output, and a test bit output. The test bit output of a first flip-flop module is directly connected to the test bit input of a second flip-flop module with no intervening circuitry. First and second multiplexed master/slave flip-flops are directly serially connected. A clocked latch is coupled to the output of the second multiplexed master/slave flip-flop and provides the test bit output. The clocked latch is clocked only during a test mode to save power.

摘要翻译： 具有测试扫描的数字扫描链系统具有多个触发器模块，多个触发器模块中的每一个具有第一数据位输入，第二数据位输入，测试位输入，时钟输入，第一 数据位输出，第二数据位输出和测试位输出。 第一触发器模块的测试位输出直接连接到第二触发器模块的测试位输入，而没有中间电路。 第一和第二复用主/从触发器直接串行连接。 时钟锁存器耦合到第二复用主/从触发器的输出并提供测试位输出。 时钟锁存器仅在测试模式下计时才能节省电量。

公开(公告)号：US20110095800A1

公开(公告)日：2011-04-28

申请号：US12607574

申请日：2009-10-28

申请人： Ravindraraj Ramaraju ,  Prashant U. Kenkare

发明人： Ravindraraj Ramaraju ,  Prashant U. Kenkare

IPC分类号： H03K3/356 ,  H03K3/00

CPC分类号： H03K3/356156 ,  H03K3/356173

摘要： A method of operating a circuit includes receiving a first data signal at a first node. The first node is coupled to a second node to couple the first data signal to the second node. After coupling the first node to the second node, the second node is coupled to a third node to couple the first data signal to the third node. The first node is decoupled from the second node and a first step of latching the first data signal at the third node is performed, wherein the first step of latching is through the second node while the second node is coupled to the third node. The second node is decoupled from the third node and a second step of latching is performed wherein the first data signal latched at the third node while the second node is decoupled from the third node.

摘要翻译： 一种操作电路的方法包括在第一节点处接收第一数据信号。 第一节点耦合到第二节点以将第一数据信号耦合到第二节点。 在将第一节点耦合到第二节点之后，第二节点耦合到第三节点以将第一数据信号耦合到第三节点。 执行第一节点与第二节点的耦合，并且执行在第三节点处锁存第一数据信号的第一步骤，其中锁定的第一步骤是通过第二节点，而第二节点耦合到第三节点。 第二节点与第三节点分离，并执行锁定的第二步骤，其中第一数据信号在第三节点处锁存，而第二节点与第三节点分离。