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    Methods and systems for a reference clock
    1.
    发明申请
    Methods and systems for a reference clock 有权
    参考时钟的方法和系统

    公开(公告)号：US20060136643A1

    公开(公告)日：2006-06-22

    申请号：US11014409

    申请日：2004-12-16

    申请人： Richard Lin ,  Jeffrey Jeansonne ,  Walter Fry

    发明人： Richard Lin ,  Jeffrey Jeansonne ,  Walter Fry

    IPC分类号： G06F13/00 ,  G06F1/12

    CPC分类号： G06F1/12

    摘要： In at least some embodiments, a method comprises receiving an external card detection signal that indicates that a hot-pluggable card is coupled to a computer system and activating at least one reference clock signal of a scalable reference clock platform based on the external card detection signal. The method further comprises synchronizing clock signals embedded in data packets transmitted between the hot-pluggable card and the computer system with another clock signal based on the at least one reference clock signal.

    摘要翻译： 在至少一些实施例中，一种方法包括接收外部卡片检测信号，该信号指示热插拔卡耦合到计算机系统，并基于外部卡检测信号激活可伸缩参考时钟平台的至少一个参考时钟信号 。 该方法还包括基于至少一个参考时钟信号，将嵌入在热插拔卡和计算机系统之间传输的数据分组中的时钟信号与另一个时钟信号同步。

    Method of testing n-bit programmable counters
    2.
    发明授权
    Method of testing n-bit programmable counters 失效
    测试n位可编程计数器的方法

    公开(公告)号：US4991185A

    公开(公告)日：1991-02-05

    申请号：US460500

    申请日：1990-01-03

    申请人： David Hatten ,  Joe Foster ,  Walter Fry ,  Barry Drager ,  Abdul Rashid

    发明人： David Hatten ,  Joe Foster ,  Walter Fry ,  Barry Drager ,  Abdul Rashid

    IPC分类号： G01R31/3185

    CPC分类号： G01R31/318527 ,  G06F2201/88

    摘要： This invention relates to a method of testing an n-bit programmable counter. It is desired to test the n-bit programmable counter in fewer than 2.sup.n cycles. Accordingly, a counter value output on the counter is coupled to a variable increment rate input on the counter. Each bit of the counter is reset to a binary 0 initial state. A binary 1 state is loaded into a carry-in bit of the counter and the counter is iteratively doubled, by means of the coupling between the counter value output and the variable increment rate input, until a carry-out bit of the counter assumes the binary 1 state to thereby allow the counter to be fully tested in n+1 iterations. The counter value output and the variable increment rate input are decoupled from the counter when the counter is not being tested. The counter is provided with a parallel load input to allow simultaneous resetting of each bit. Intermediate counter values may be checked to provide a means for localizing errors within the counter.

    摘要翻译： 本发明涉及一种测试n位可编程计数器的方法。 希望在少于2n个周期内测试n位可编程计数器。 因此，在计数器上输出的计数器值耦合到计数器上的可变增量率输入。 计数器的每一位复位为二进制0初始状态。 二进制1状态被加载到计数器的进位位，并且通过计数器值输出和可变增量率输入之间的耦合，计数器被迭代地加倍，直到计数器的进位位置为 二进制1状态，从而允许计数器在n + 1次迭代中被完全测试。 当计数器未被测试时，计数器值输出和可变增量率输入与计数器去耦。 该计数器具有并行负载输入，以允许同时复位每个位。 可以检查中间计数器值以提供用于在计数器内定位错误的手段。

    Methods and systems to control electronic display brightness
    3.
    发明申请
    Methods and systems to control electronic display brightness 有权
    控制电子显示屏亮度的方法和系统

    公开(公告)号：US20060119564A1

    公开(公告)日：2006-06-08

    申请号：US11003774

    申请日：2004-12-03

    申请人： Walter Fry

    发明人： Walter Fry

    IPC分类号： G09G3/36

    CPC分类号： G09G3/3406 ,  G09G2320/0606 ,  G09G2320/0626 ,  G09G2320/064 ,  G09G2320/0653 ,  G09G2330/021 ,  G09G2360/144 ,  G09G2360/16

    摘要： In at least some embodiments, a system may comprise a processor and a controller coupled to the processor. The system may further comprise an electronic display coupled to the controller, wherein the controller is configured to interpret a plurality of control signals, each control signal able to dynamically control electronic display brightness without user input, and to generate an output signal to control electronic display brightness based on the interpreted control signals.

    摘要翻译： 在至少一些实施例中，系统可以包括耦合到处理器的处理器和控制器。 该系统还可以包括耦合到控制器的电子显示器，其中控制器被配置为解释多个控制信号，每个控制信号能够在没有用户输入的情况下动态地控制电子显示器亮度，并且产生输出信号以控制电子显示器 基于解释的控制信号的亮度。