公开(公告)号：US08108574B2

公开(公告)日：2012-01-31

申请号：US12247769

申请日：2008-10-08

申请人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

发明人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

IPC分类号： G06F13/00 ,  G06F11/00

CPC分类号： G06F13/4221

摘要： Apparatus and methods for translation of data formats between multiple interface types. Translation logic is interposed between a producer circuit and a consumer circuit to translate data formats of data signals generated by the producer for application to the consumer. The translation logic may include multiple translators to provide translations between any of multiple producer data formats and any of multiple consumer data formats. One or more producer circuits may thus be selectively coupled with one or more consumer circuits through the translation logic circuit.

摘要翻译： 用于在多种接口类型之间翻译数据格式的装置和方法。 翻译逻辑插在生成器电路和消费电路之间，以将由生产者生成的数据信号的数据格式转换为消费者。 翻译逻辑可以包括多个翻译器，以提供多种生产者数据格式和多种消费者数据格式中的任何一种之间的翻译。 因此，一个或多个生成器电路可以通过翻译逻辑电路与一个或多个消费者电路选择性地耦合。

公开(公告)号：US08077620B2

公开(公告)日：2011-12-13

申请号：US12247845

申请日：2008-10-08

申请人： Richard Solomon ,  Eugene Saghi

发明人： Richard Solomon ,  Eugene Saghi

IPC分类号： H04J3/14

CPC分类号： H04L47/39 ,  H04L47/10 ,  H04L47/32

摘要： Methods and systems for processing a second request before processing of a first request has completed. The first request is associated with a first flow control credit type, and the second request is associated with a second flow control credit type. After a period of time, the second request is selected for processing based on the first flow control credit type and the second flow control credit type.

摘要翻译： 处理第一个请求之前处理第二个请求的方法和系统已经完成。 第一请求与第一流控信用类型相关联，第二请求与第二流控信用类型相关联。 在一段时间之后，基于第一流量控制信用类型和第二流量控制信用类型选择第二请求进行处理。

公开(公告)号：US08832499B2

公开(公告)日：2014-09-09

申请号：US13567712

申请日：2012-08-06

申请人： Eugene Saghi ,  Richard Solomon

发明人： Eugene Saghi ,  Richard Solomon

IPC分类号： G06F11/00

CPC分类号： G06F9/4411 ,  G06F9/30101

摘要： Methods and structure are provided for trapping incoming requests directed to hardware registers of an electronic device. The electronic device that comprises a set of hardware registers that define a configuration of the electronic device, circuitry that implements programmable logic defining which hardware registers have been flagged for trapping incoming requests, and a shadow memory that includes values corresponding to the flagged hardware registers. The circuitry is further operable to access a value in shadow memory that corresponds to a flagged hardware register, responsive to receiving a request from an external device to access the flagged hardware register.

摘要翻译： 提供方法和结构用于捕获针对电子设备的硬件寄存器的传入请求。 包括定义电子设备的配置的一组硬件寄存器的电子设备，实现可定义哪些硬件寄存器被标记以捕获传入请求的可编程逻辑的电路，以及包括与标记的硬件寄存器对应的值的影子存储器。 电路还可操作以响应于从外部设备接收到访问标记的硬件寄存器的请求来访问对应于标记的硬件寄存器的影子存储器中的值。

公开(公告)号：US20100088554A1

公开(公告)日：2010-04-08

申请号：US12247785

申请日：2008-10-08

申请人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

发明人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

IPC分类号： G06F11/00

CPC分类号： G06F11/0751 ,  G06F11/0745

摘要： Apparatus methods for capturing flow control errors in FIFO exchanges between producing and consuming circuits operating in different clock domains. Tag information at the start of an exchange is transferred to a synchronizing component before data of a transfer transaction is entered in the FIFO. The tag information is also associated with each unit of data transferred to the FIFO by the producing circuit. The synchronizing component verifies the each unit of data retrieved by the consuming circuit has the expected tag information associated therewith and signals an error is the tag information does not match. Thus an error by the producing circuit in entering too much or too little data for a transfer is detected before erroneous data is retrieved and processed by the consuming circuit.

摘要翻译： 用于捕获在不同时钟域中工作的产生和消耗电路之间的FIFO交换中的流量控制错误的装置方法。 在FIFO中输入转移事务的数据之前，交换开始时的标签信息被传送到同步分量。 标签信息也与由生成电路传送到FIFO的每个数据单元相关联。 同步部件验证由消耗电路检索的每个数据单元具有与其相关联的预期标签信息，并且信号错误是标签信息不匹配。 因此，在由消耗电路检索和处理错误数据之前，检测出产生电路输入太多或太少的传输数据的错误。

公开(公告)号：US20050114556A1

公开(公告)日：2005-05-26

申请号：US10718937

申请日：2003-11-21

申请人： Richard Solomon ,  Eugene Saghi ,  Amanda White

发明人： Richard Solomon ,  Eugene Saghi ,  Amanda White

IPC分类号： G06F13/00 ,  G06F13/42

CPC分类号： G06F13/423

摘要： A method and apparatus for traversing a queue of commands containing a mixture of read and write commands places a Next Valid Write Address pointer in each queue entry. In this manner, time savings are achieved by allowing preprocessing of the next write command to be executed. The method may be practiced by setting a next valid address pointer in all queue entries. Queue traversal may be forward, backward, or bi-directional.

摘要翻译： 用于遍历包含读取和写入命令的混合的命令队列的方法和装置在每个队列条目中放置下一个有效写入地址指针。 以这种方式，通过允许执行下一个写入命令的预处理来实现时间节省。 该方法可以通过在所有队列条目中设置下一个有效的地址指针来实现。 队列遍历可以是前向，后向或双向。

公开(公告)号：US20140040672A1

公开(公告)日：2014-02-06

申请号：US13567712

申请日：2012-08-06

申请人： Eugene Saghi ,  Richard Solomon

发明人： Eugene Saghi ,  Richard Solomon

IPC分类号： G06F11/34

CPC分类号： G06F9/4411 ,  G06F9/30101

摘要： Methods and structure are provided for trapping incoming requests directed to hardware registers of an electronic device. The electronic device that comprises a set of hardware registers that define a configuration of the electronic device, circuitry that implements programmable logic defining which hardware registers have been flagged for trapping incoming requests, and a shadow memory that includes values corresponding to the flagged hardware registers. The circuitry is further operable to access a value in shadow memory that corresponds to a flagged hardware register, responsive to receiving a request from an external device to access the flagged hardware register.

摘要翻译： 提供方法和结构用于捕获针对电子设备的硬件寄存器的传入请求。 包括定义电子设备的配置的一组硬件寄存器的电子设备，实现可定义哪些硬件寄存器被标记以捕获传入请求的可编程逻辑的电路，以及包括与标记的硬件寄存器对应的值的影子存储器。 电路还可操作以响应于从外部设备接收到访问标记的硬件寄存器的请求来访问对应于标记的硬件寄存器的影子存储器中的值。

公开(公告)号：US07913124B2

公开(公告)日：2011-03-22

申请号：US12247785

申请日：2008-10-08

申请人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

发明人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

IPC分类号： G06F11/00

CPC分类号： G06F11/0751 ,  G06F11/0745

摘要： Apparatus methods for capturing flow control errors in FIFO exchanges between producing and consuming circuits operating in different clock domains. Tag information at the start of an exchange is transferred to a synchronizing component before data of a transfer transaction is entered in the FIFO. The tag information is also associated with each unit of data transferred to the FIFO by the producing circuit. The synchronizing component verifies the each unit of data retrieved by the consuming circuit has the expected tag information associated therewith and signals an error is the tag information does not match. Thus an error by the producing circuit in entering too much or too little data for a transfer is detected before erroneous data is retrieved and processed by the consuming circuit.

摘要翻译： 用于捕获在不同时钟域中工作的产生和消耗电路之间的FIFO交换中的流量控制错误的装置方法。 在FIFO中输入转移事务的数据之前，交换开始时的标签信息被传送到同步分量。 标签信息也与由生成电路传送到FIFO的每个数据单元相关联。 同步部件验证由消耗电路检索的每个数据单元具有与其相关联的预期标签信息，并且信号错误是标签信息不匹配。 因此，在由消耗电路检索和处理错误数据之前，检测出产生电路输入太多或太少的传输数据的错误。

公开(公告)号：US20100088438A1

公开(公告)日：2010-04-08

申请号：US12247769

申请日：2008-10-08

申请人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

发明人： John C. Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

IPC分类号： G06F3/00

CPC分类号： G06F13/4221

摘要： Apparatus and methods for translation of data formats between multiple interface types. Translation logic is interposed between a producer circuit and a consumer circuit to translate data formats of data signals generated by the producer for application to the consumer. The translation logic may include multiple translators to provide translations between any of multiple producer data formats and any of multiple consumer data formats. One or more producer circuits may thus be selectively coupled with one or more consumer circuits through the translation logic circuit.

摘要翻译： 用于在多种接口类型之间翻译数据格式的装置和方法。 翻译逻辑插在生成器电路和消费电路之间，以将由生产者生成的数据信号的数据格式转换为消费者。 翻译逻辑可以包括多个翻译器，以提供多种生产者数据格式和多种消费者数据格式中的任何一种之间的翻译。 因此，一个或多个生成器电路可以通过翻译逻辑电路与一个或多个消费者电路选择性地耦合。

公开(公告)号：US20100085875A1

公开(公告)日：2010-04-08

申请号：US12247845

申请日：2008-10-08

申请人： Richard Solomon ,  Eugene Saghi

发明人： Richard Solomon ,  Eugene Saghi

IPC分类号： H04L12/26

CPC分类号： H04L47/39 ,  H04L47/10 ,  H04L47/32

摘要： Methods and systems for processing a second request before processing of a first request has completed. The first request is associated with a first flow control credit type, and the second request is associated with a second flow control credit type. After a period of time, the second request is selected for processing based on the first flow control credit type and the second flow control credit type.

摘要翻译： 处理第一个请求之前处理第二个请求的方法和系统已经完成。 第一请求与第一流控信用类型相关联，第二请求与第二流控信用类型相关联。 在一段时间之后，基于第一流量控制信用类型和第二流量控制信用类型选择第二请求进行处理。

公开(公告)号：US07646668B2

公开(公告)日：2010-01-12

申请号：US12058964

申请日：2008-03-31

申请人： John Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

发明人： John Udell ,  Richard Solomon ,  Eugene Saghi ,  Jeffrey K. Whitt

IPC分类号： G11C8/00

CPC分类号： G06F5/06

摘要： Disclosed is a system that generates a write count value for indicating whether data can be read from a FIFO and a system that generates a read count value for indicating whether data can be written to a FIFO. Each of these systems operates in two separate clock domains. In the system that generates a write count value, write strobes are stored in parallel in a register in a first clock domain. The plurality of synchronizers trigger on a rising edge of the write strobe that is stored in the parallel register and generate an increment pulse in a second clock domain. An up/down counter reads the increment pulse in parallel and increments the up/down counter in parallel. A decrement signal from a read strobe decrements the up/down counter. The output of the counter is fed to a register that provides a write counter value to handshake logic that indicates whether data can be read from a FIFO without underflowing the FIFO.

摘要翻译： 公开了一种生成用于指示是否能够从FIFO读取数据的写入计数值的系统以及生成用于指示数据是否可以写入FIFO的读取计数值的系统。 这些系统中的每一个都在两个独立的时钟域中运行。 在产生写入计数值的系统中，写选通存储在第一时钟域中的寄存器中。 多个同步器在存储在并行寄存器中的写选通脉冲的上升沿触发，并在第二时钟域产生增量脉冲。 上/下计数器并行读取增量脉冲并并行增/减计数器。 来自读取选通的递减信号递减上/下计数器。 计数器的输出被馈送到寄存器，该寄存器为握手逻辑提供写计数值，该指令指示是否可以从FIFO读取数据，而不会使FIFO下溢。