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    Cache tag system for use with multiple processors including the most recently requested processor identification
    4.
    发明授权
    Cache tag system for use with multiple processors including the most recently requested processor identification 失效
    缓存标签系统，用于多处理器，包括最近要求的处理器标识

    公开(公告)号：US5737757A

    公开(公告)日：1998-04-07

    申请号：US787984

    申请日：1997-01-23

    申请人： Joseph Hani Hassoun ,  Michael L. Ziegler ,  Robert D. Odineal

    发明人： Joseph Hani Hassoun ,  Michael L. Ziegler ,  Robert D. Odineal

    IPC分类号： G06F12/08 ,  G06F15/16 ,  G06F15/177 ,  G06F12/06

    CPC分类号： G06F12/0822

    摘要： A shared memory multiprocessor computer system in which one or more processor modules and/or input/output modules have cache memories. The main memory controller for each main memory of the system maintains a duplicate cache tag array containing current information on the status of data lines from the main memory that are stored in the cache memories. Thus, coherency checks can be performed directly by the main memory controller. This eliminates the need for each processor having a cache memory to perform a separate coherency check and to communicate the results of its coherency checks to the main memory controller, and thereby reduces delays associated with processing coherent transactions.

    摘要翻译： 一种共享存储器多处理器计算机系统，其中一个或多个处理器模块和/或输入/输出模块具有缓存存储器。 用于系统的每个主存储器的主存储器控制器维护一个重复的高速缓存标签阵列，其中包含存储在高速缓冲存储器中的来自主存储器的数据线的状态的当前信息。 因此，一致性检查可以由主存储器控制器直接执行。 这消除了对具有高速缓存存储器的每个处理器执行单独的一致性检查并将其一致性检查的结果传送到主存储器控制器的需要，从而减少与处理相干事务相关联的延迟。

    Multiprocessor system for maintaining cache coherency by checking the coherency in the order of the transactions being issued on the bus
    6.
    发明授权
    Multiprocessor system for maintaining cache coherency by checking the coherency in the order of the transactions being issued on the bus 失效
    通过按照在总线上发出的事务的顺序检查一致性来维持高速缓存一致性的多处理器系统

    公开(公告)号：US5530933A

    公开(公告)日：1996-06-25

    申请号：US201463

    申请日：1994-02-24

    申请人： Craig R. Frink ,  William R. Bryg ,  Kenneth K. Chan ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  Michael L. Ziegler

    发明人： Craig R. Frink ,  William R. Bryg ,  Kenneth K. Chan ,  Thomas R. Hotchkiss ,  Robert D. Odineal ,  James B. Williams ,  Michael L. Ziegler

    IPC分类号： G06F12/00 ,  G06F12/08 ,  G06F12/06

    CPC分类号： G06F12/0831

    摘要： A coherency scheme of use with a system having a bus, a main memory, a main memory controller for accessing main memory in response to transactions received on the bus, and a set of processor modules coupled to the bus. Each processor module has a cache memory and is capable of transmitting coherent transactions on the bus to other processor modules and to the main memory controller. Each processor module detects coherent transactions issued on the bus and performs cache coherency checks for each of the coherent transactions. Each processor module has a coherency queue for storing all transactions issued on the bus and for performing coherency checks for the transactions in first-in, first-out order. When a module transmits a coherent transaction on a bus, it places its own transaction into its own coherency queue.

    摘要翻译： 与具有总线的系统一起使用的一致性方案，主存储器，用于响应于在总线上接收到的事务来访问主存储器的主存储器控制器，以及耦合到总线的一组处理器模块。 每个处理器模块具有高速缓冲存储器，并且能够将总线上的相干事务发送到其他处理器模块和主存储器控制器。 每个处理器模块检测总线上发出的相干事务，并执行每个相干事务的高速缓存一致性检查。 每个处理器模块具有用于存储在总线上发布的所有事务的一致性队列，并且用于以先入先出顺序执行事务的一致性检查。 当模块在总线上传输一致的事务时，它将自己的事务置于自己的一致性队列中。

    Fast pipelined distributed arbitration scheme
    8.
    发明授权
    Fast pipelined distributed arbitration scheme 失效
    快速流水线分布仲裁方案

    公开(公告)号：US5519838A

    公开(公告)日：1996-05-21

    申请号：US201186

    申请日：1994-02-24

    申请人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Kenneth K. Chan ,  Thomas R. Hotchkiss ,  Robert E. Naas ,  Robert D. Odineal ,  Brendan A. Voge ,  James B. Williams ,  John L. Wood

    发明人： Michael L. Ziegler ,  Robert J. Brooks ,  William R. Bryg ,  Kenneth K. Chan ,  Thomas R. Hotchkiss ,  Robert E. Naas ,  Robert D. Odineal ,  Brendan A. Voge ,  James B. Williams ,  John L. Wood

    IPC分类号： G06F13/368 ,  G06F13/00

    CPC分类号： G06F13/368

    摘要： A bus system having a bus arbitration scheme. The bus system includes a bus and a plurality of client modules coupled to the bus. Each of the client modules is capable of transmitting information on the bus to another of client module, and only one client module is entitled to transmit information on the bus at any time. A module entitled to transmit information on the bus has control of the bus for a minimum period of time defining a cycle. To determine which module is entitled to use the bus, each client module generates an arbitration signal when it seeks to transmit information on the bus. Each client module has an arbitration signal processor responsive to the arbitration signals for determining whether the module is entitled to transmit information on said bus. The system preferably also contains a host module that informs the client modules what types of transactions allowed on the bus in a given cycle. Each arbitration signal processor preferably is also responsive to the client option signals sent by the host module during an earlier cycle.

    摘要翻译： 具有总线仲裁方案的总线系统。 总线系统包括总线和耦合到总线的多个客户端模块。 每个客户端模块能够将总线上的信息发送到客户端模块的另一个，只有一个客户端模块有权在任何时候在总线上传输信息。 有权在总线上传输信息的模块可以控制总线最短时间来定义一个周期。 为了确定哪个模块有权使用总线，当客户端模块试图在总线上传输信息时，每个客户端模块都会产生仲裁信号。 每个客户端模块具有响应于仲裁信号的仲裁信号处理器，用于确定模块是否有权在所述总线上发送信息。 系统还优选地还包括主机模块，其向客户端模块通知在给定周期中在总线上允许的交易类型。 每个仲裁信号处理器优选地还响应于在较早的周期期间由主机模块发送的客户端选项信号。