公开(公告)号：US06643745B1

公开(公告)日：2003-11-04

申请号：US09053383

申请日：1998-03-31

申请人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai ,  Subramaniam Maiyuran ,  Jagannath Keshava ,  Hsien-Hsin Lee ,  Steve Spangler ,  Suresh Kuttuva ,  Praveen Mosur

发明人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai ,  Subramaniam Maiyuran ,  Jagannath Keshava ,  Hsien-Hsin Lee ,  Steve Spangler ,  Suresh Kuttuva ,  Praveen Mosur

IPC分类号： G06F1200

CPC分类号： G06F9/383 ,  G06F9/3842 ,  G06F12/0862 ,  G06F12/0897 ,  G06F2212/6028

摘要： A computer system is disclosed. The computer system includes a higher level cache, a lower level cache, a decoder to decode instructions, and a circuit coupled to the decoder. In one embodiment, the circuit, in response to a single decoded instruction, retrieves data from external memory and bypasses the lower level cache upon a higher level cache miss. In another embodiment, the circuit, in response to a first decoded instruction, issues a request to retrieve data at an address from external memory to place said data only in the lower level cache, detects a second cacheable decoded instruction to said address, and places said data in the higher level cache.

摘要翻译： 公开了一种计算机系统。 计算机系统包括较高级别的缓存，较低级别的缓存，解码指令的解码器以及耦合到解码器的电路。 在一个实施例中，电路响应于单个解码的指令，在较高级别的高速缓存未命中时从外部存储器检索数据并绕过下一级高速缓存。 在另一个实施例中，电路响应于第一解码指令发出从外部存储器的地址检索数据的请求，以将所述数据仅放置在较低级别的高速缓存中，检测到所述地址的第二可缓存解码指令， 表示高级缓存中的数据。

公开(公告)号：US6122715A

公开(公告)日：2000-09-19

申请号：US053384

申请日：1998-03-31

申请人： Salvador Palanca ,  Vladimir Pentkovski ,  Niranjan L. Cooray ,  Subramaniam Maiyuran ,  Angad Narang

发明人： Salvador Palanca ,  Vladimir Pentkovski ,  Niranjan L. Cooray ,  Subramaniam Maiyuran ,  Angad Narang

IPC分类号： G06F12/08 ,  G06F5/06

CPC分类号： G06F12/0804

摘要： An apparatus and method of optimizing write combining operations using write combining buffers. A plurality of control fields are assigned to each of the write combining buffers. Each of the control fields has a value corresponding to one of a plurality of write combining states. A first of the plurality of write combining states transitions to a second of the plurality of write combining states in response to a write combining operation.

摘要翻译： 一种使用写入组合缓冲器优化写入组合操作的装置和方法。 多个控制字段被分配给每个写合并缓冲器。 每个控制字段具有对应于多个写合并状态之一的值。 多个写入组合状态中的第一个响应写入组合操作转换到多个写入组合状态中的第二个。

公开(公告)号：US06526499B2

公开(公告)日：2003-02-25

申请号：US09758486

申请日：2001-01-10

申请人： Salvador Palanca ,  Shekoufeh Qawami ,  Niranjan L. Cooray ,  Angad Narang ,  Subramaniam Maiyuran

发明人： Salvador Palanca ,  Shekoufeh Qawami ,  Niranjan L. Cooray ,  Angad Narang ,  Subramaniam Maiyuran

IPC分类号： G06F930

CPC分类号： G06F9/3857 ,  G06F9/30047 ,  G06F9/3824 ,  G06F9/3834 ,  G06F13/1668

摘要： The present invention discloses a method and apparatus for implementing a senior load instruction type. An instruction requesting a memory reference is decoded. The decoded instruction is then dispatched to a memory ordering unit. The instruction is retired from a load buffer and is executed after retiring.

摘要翻译： 本发明公开了一种实现高级加载指令类型的方法和装置。 解码请求存储器参考的指令。 然后将解码的指令分派到存储器订购单元。 该指令从加载缓冲区中退出，并在退出后执行。

公开(公告)号：US06216215B1

公开(公告)日：2001-04-10

申请号：US09053932

申请日：1998-04-02

申请人： Salvador Palanca ,  Shekoufeh Qawami ,  Niranjan L. Cooray ,  Angad Narang ,  Subramaniam Maiyuran

发明人： Salvador Palanca ,  Shekoufeh Qawami ,  Niranjan L. Cooray ,  Angad Narang ,  Subramaniam Maiyuran

IPC分类号： G06F930

CPC分类号： G06F9/3857 ,  G06F9/30047 ,  G06F9/3824 ,  G06F9/3834 ,  G06F13/1668

摘要： The present invention discloses a method and apparatus for implementing a senior load instruction type. An instruction requesting a memory reference is decoded. The decoded instruction is then dispatched to a memory ordering unit. The instruction is retired from a load buffer and is executed after retiring.

摘要翻译： 本发明公开了一种实现高级加载指令类型的方法和装置。 解码请求存储器参考的指令。 然后将解码的指令分派到存储器订购单元。 该指令从加载缓冲区中退出，并在退出后执行。

公开(公告)号：US06584547B2

公开(公告)日：2003-06-24

申请号：US09803357

申请日：2001-03-09

申请人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai

发明人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai

IPC分类号： G06F1200

CPC分类号： G06F12/0875 ,  G06F12/0862 ,  G06F12/0864 ,  G06F12/126

摘要： A method and system for providing cache memory management. The system comprises a main memory, a processor coupled to the main memory, and at least one cache memory coupled to the processor for caching of data. The at least one cache memory has at least two cache ways, each comprising a plurality of sets. Each of the plurality of sets has a bit which indicates whether one of the at least two cache ways contains non-temporal data. The processor accesses data from one of the main memory or the at least one cache memory.

公开(公告)号：US06202129B1

公开(公告)日：2001-03-13

申请号：US09053386

申请日：1998-03-31

申请人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai

发明人： Salvador Palanca ,  Niranjan L. Cooray ,  Angad Narang ,  Vladimir Pentkovski ,  Steve Tsai

IPC分类号： G06F1200

CPC分类号： G06F12/0875 ,  G06F12/0862 ,  G06F12/0864 ,  G06F12/126

摘要： A method and system for providing cache memory management. The system comprises a main memory, a processor coupled to the main memory, and at least one cache memory coupled to the processor for caching of data. The at least one cache memory has at least two cache ways, each comprising a plurality of sets. Each of the plurality of sets has a bit which indicates whether one of the at least two cache ways contains non-temporal data. The processor accesses data from one of the main memory or the at least one cache memory.

摘要翻译： 一种用于提供高速缓存存储器管理的方法和系统。 该系统包括主存储器，耦合到主存储器的处理器以及耦合到处理器的用于数据缓存的至少一个高速缓冲存储器。 至少一个高速缓冲存储器具有至少两个高速缓存路径，每个高速缓存路径包括多个集合。 多个集合中的每一个具有指示所述至少两个高速缓存路径中的一个是否包含非时间数据的位。 处理器从主存储器或至少一个高速缓冲存储器之一访问数据。