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    SYSTEM AND METHOD FOR FUNCTIONAL VERIFICATION OF MULTI-DIE 3D ICs
    2.
    发明申请
    SYSTEM AND METHOD FOR FUNCTIONAL VERIFICATION OF MULTI-DIE 3D ICs 有权
    用于多模3D IC功能验证的系统和方法

    公开(公告)号：US20130193980A1

    公开(公告)日：2013-08-01

    申请号：US13359921

    申请日：2012-01-27

    申请人： Stanley JOHN ,  Ashok Mehta ,  Sandeep Kumar Goel ,  Kai-Yuan Ting

    发明人： Stanley JOHN ,  Ashok Mehta ,  Sandeep Kumar Goel ,  Kai-Yuan Ting

    IPC分类号： G01R31/02

    CPC分类号： G01R31/2886 ,  G01R31/318513

    摘要： A system and method is disclosed for functional verification of multi-die 3D ICs. The system and method include a reusable verification environment for testing each die in a stack of dies individually without having to simultaneously operate all of the dies in the stack. The system and method includes converting an input/output (“IO”) trace from a die verification test from a first format to a second format to improve performance.

    摘要翻译： 公开了一种用于多芯片3D IC的功能验证的系统和方法。 该系统和方法包括可复用的验证环境，用于单独地对一堆模具中的每个模具进行测试，而不必同时操作堆叠中的所有模具。 该系统和方法包括将来自芯片验证测试的输入/输出（“IO”）跟踪从第一格式转换为第二格式以提高性能。

    System and method for testing stacked dies
    3.
    发明授权
    System and method for testing stacked dies 有权
    堆叠模具测试系统和方法

    公开(公告)号：US08966419B2

    公开(公告)日：2015-02-24

    申请号：US13546037

    申请日：2012-07-11

    申请人： Sandeep Kumar Goel ,  Ashok Mehta

    发明人： Sandeep Kumar Goel ,  Ashok Mehta

    IPC分类号： G06F17/50 ,  G06F9/455

    CPC分类号： G01R31/318513

    摘要： Systems and methods are disclosed for testing a stack of dies and inserting a repair circuit which, when enabled, compensates for a delay defect in the die stack, particularly where the defect is located in the inter-die data transfer path. Intra-die and inter-die slack values are determined to establish which die or dies in the die stack would benefit from the insertion of a repair circuit.

    摘要翻译： 公开了用于测试一堆管芯和插入修复电路的系统和方法，该修复电路在使能时补偿管芯堆叠中的延迟缺陷，特别是在缺陷位于管芯间数据传输路径中的情况。 确定晶片内和模间松弛值以确定模具堆叠中的哪个模具或模具将从插入修复电路中受益。

    Stacked die interconnect validation
    4.
    发明授权
    Stacked die interconnect validation 有权
    堆叠芯片互连验证

    公开(公告)号：US08402404B1

    公开(公告)日：2013-03-19

    申请号：US13298541

    申请日：2011-11-17

    申请人： Ashok Mehta ,  Stanley John ,  Kai-Yuan Ting ,  Sandeep Kumar Goel ,  Chao-Yang Yeh

    发明人： Ashok Mehta ,  Stanley John ,  Kai-Yuan Ting ,  Sandeep Kumar Goel ,  Chao-Yang Yeh

    IPC分类号： G06F17/50

    CPC分类号： G06F17/5081 ,  G06F17/50 ,  G06F17/5072 ,  G06F17/5077 ,  G06F2217/78

    摘要： A system includes an automated place and route tool to generate a layout of an integrated circuit (IC) die based on a gate level circuit description. A machine readable persistent storage medium includes a first portion encoded with a first gate-level description of first and second circuit patterns to be formed on first and second IC dies, respectively, and a second portion encoded with a second gate level description of the plurality of circuit patterns received from the tool. The second gate level description includes power and ground ports, and the first gate level description does not include power and ground ports. A processor-implemented verification module is provided for comparing the first and second gate level descriptions and outputting an error report if the second gate level description has an error. The verification module outputs a verified second gate-level description of the first and second circuit patterns.

    摘要翻译： 一种系统包括基于门级电路描述产生集成电路（IC）裸片的布局的自动放置和布线工具。 机器可读永久存储介质分别包括第一部分，第一部分被编码为将分别形成在第一和第二IC管芯上的​​第一和第二电路图案的第一栅极级描述，以及用多个第二栅极电平描述编码的第二部分 从工具接收的电路图案。 第二门级描述包括电源和接地端口，并且第一门级描述不包括电源和接地端口。 提供了一种处理器实现的验证模块，用于比较第一和第二门级描述，并且如果第二门级描述具有错误则输出错误报告。 验证模块输出第一和第二电路图案的验证的第二门级描述。

    System and method for functional verification of multi-die 3D ICs
    5.
    发明授权
    System and method for functional verification of multi-die 3D ICs 有权
    多芯片3D IC的功能验证系统和方法

    公开(公告)号：US08972918B2

    公开(公告)日：2015-03-03

    申请号：US13359921

    申请日：2012-01-27

    申请人： Stanley John ,  Ashok Mehta ,  Sandeep Kumar Goel ,  Kai-Yuan Ting

    发明人： Stanley John ,  Ashok Mehta ,  Sandeep Kumar Goel ,  Kai-Yuan Ting

    IPC分类号： G06F17/50

    CPC分类号： G01R31/2886 ,  G01R31/318513

    摘要： A system and method is disclosed for functional verification of multi-die 3D ICs. The system and method include a reusable verification environment for testing each die in a stack of dies individually without having to simultaneously operate all of the dies in the stack. The system and method includes converting an input/output (“IO”) trace from a die verification test from a first format to a second format to improve performance.

    摘要翻译： 公开了一种用于多芯片3D IC的功能验证的系统和方法。 该系统和方法包括可复用的验证环境，用于单独地对一堆模具中的每个模具进行测试，而不必同时操作堆叠中的所有模具。 该系统和方法包括将来自芯片验证测试的输入/输出（“IO”）跟踪从第一格式转换为第二格式以提高性能。

    DYNAMIC FREQUENCY SCALING
    8.
    发明申请
    DYNAMIC FREQUENCY SCALING 审中-公开
    动态频率范围

    公开(公告)号：US20130238309A1

    公开(公告)日：2013-09-12

    申请号：US13414201

    申请日：2012-03-07

    申请人： Kai-Yuan TING ,  Ashok Mehta ,  Sandeep Kumar Goel ,  Stanley John

    发明人： Kai-Yuan TING ,  Ashok Mehta ,  Sandeep Kumar Goel ,  Stanley John

    IPC分类号： G06F17/50

    CPC分类号： G06F1/324 ,  Y02D10/126

    摘要： A method for dynamic frequency scaling (DFS) on the electronic systems level (ESL). The method can run in a virtual environment and dynamically scale the frequency of a virtual component based on a first transaction time and a second transaction time.

    摘要翻译： 一种用于电子系统级（ESL）上的动态频率缩放（DFS）的方法。 该方法可以在虚拟环境中运行，并且基于第一事务时间和第二事务时间动态地缩放虚拟组件的频率。

    Method and apparatus for electronic system model generation
    10.
    发明授权
    Method and apparatus for electronic system model generation 有权
    电子系统模型生成的方法和装置

    公开(公告)号：US09015649B2

    公开(公告)日：2015-04-21

    申请号：US12838577

    申请日：2010-07-19

    申请人： Ashok Mehta

    发明人： Ashok Mehta

    IPC分类号： G06F9/44 ,  G06F9/45 ,  G06F17/50

    CPC分类号： G06F17/5036 ,  G06F17/5022 ,  G06F2217/86

    摘要： A method of transmitting data is disclosed. At least one system block of a system-on-chip (SoC) is modeled at an untimed functional level in first and second untimed functional models. First and second transaction level (TL) models of the at least one system block system block are modeled at a transaction level (TL) using the first and second untimed functional models, respectively. First and second cycle accurate (CA) models are modeled at a cycle accurate (CA) level using the first and second TL models, respectively. Data is transmitted from the first untimed functional model to the first CA model, from the first CA model to the second CA model via a CA bus, and from the second CA model to the second untimed functional model.

    摘要翻译： 公开了发送数据的方法。 系统级芯片（SoC）的至少一个系统块在第一和第二未定义功能模型中的未定义的功能级别被建模。 至少一个系统块系统块的第一和第二事务级（TL）模型分别使用第一和第二未定义的功能模型在事务级（TL）建模。 第一和第二周期精确（CA）模型分别使用第一和第二TL模型在循环准确（CA）级别建模。 数据从第一个未定义的功能模型传输到第一个CA模型，从第一个CA模型到第二个CA模型，经由CA总线，从第二个CA模型传输到第二个未定义的功能模型。