公开(公告)号：US07426215B2

公开(公告)日：2008-09-16

申请号：US10819428

申请日：2004-04-06

申请人： David Romano ,  Sanjeev Jain ,  Gilbert Wolrich ,  John Wishneusky

发明人： David Romano ,  Sanjeev Jain ,  Gilbert Wolrich ,  John Wishneusky

IPC分类号： H04L12/28

CPC分类号： H04L47/568 ,  H04L47/50 ,  H04L47/527

摘要： A method and apparatus for scheduling packets using a pre-sort scheduling array having one or more smoothing registers. The scheduling array includes a number of round buffers, each round buffer having an associated smoothing register. To schedule a packet for transmission, the packet's transmission round and relative position within that round are determined, and an identifier for the packet is placed at the appropriate position within the scheduling array. A bit of the associated smoothing register is set, the set bit corresponding to the entry receiving the packet identifier. During transmission, the set bits of the smoothing register associated with a current round buffer are read to identify packets that are to be dequeued.

摘要翻译： 一种使用具有一个或多个平滑寄存器的预排序调度阵列来调度分组的方法和装置。 调度阵列包括多个循环缓冲器，每个循环缓冲器具有相关联的平滑寄存器。 为了调度分组进行传输，确定分组在该轮次内的传输轮和相对位置，并且将分组的标识符放置在调度阵列内的适当位置。 设置相关平滑寄存器的一位，该设置位对应于接收分组标识符的条目。 在传输期间，读取与当前循环缓冲器相关联的平滑寄存器的置位，以识别要出列的分组。

公开(公告)号：US07325099B2

公开(公告)日：2008-01-29

申请号：US10974122

申请日：2004-10-27

申请人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Gilbert Wolrich

发明人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Matthew Adiletta ,  Gilbert Wolrich

IPC分类号： G06F12/00

CPC分类号： H04L12/2854 ,  G06F12/0862 ,  G06F12/0875

摘要： Method and apparatus to enable slower memory, such as dynamic random access memory (DRAM)-based memory, to support low-latency access using vertical caching. Related function metadata used for packet-processing functions, including metering and flow statistics, is stored in an external DRAM-based store. In one embodiment, the DRAM comprises double data-rate (DDR) DRAM. A network processor architecture is disclosed including a DDR assist with data cache coupled to a DRAM controller. The architecture further includes multiple compute engines used to execute various packet-processing functions. One such function is a DDR assist function that is used to pre-fetch a set of function metadata for a current packet and store the function metadata in the data cache. Subsequently, one or more packet-processing functions may operate on the function metadata by accessing it from the cache. After the functions are completed, the function metadata are written back to the DRAM-based store. The scheme provides similar performance to SRAM-based schemes, but uses much cheaper DRAM-type memory.

摘要翻译： 实现较慢存储器的方法和装置，例如基于动态随机存取存储器（DRAM）的存储器，以支持使用垂直缓存的低延迟访问。 用于包处理功能（包括计量和流量统计）的相关功能元数据存储在外部基于DRAM的存储中。 在一个实施例中，DRAM包括双数据速率（DDR）DRAM。 公开了一种网络处理器架构，其包括与DRAM控制器耦合的数据高速缓存的DDR辅助。 该架构还包括用于执行各种分组处理功能的多个计算引擎。 一个这样的功能是DDR辅助功能，其用于预取当前分组的一组功能元数据并将功能元数据存储在数据高速缓存中。 随后，一个或多个分组处理功能可以通过从高速缓存访​​问功能元数据来操作。 功能完成后，将功能元数据写回到基于DRAM的商店。 该方案提供与基于SRAM的方案类似的性能，但使用更便宜的DRAM型存储器。

公开(公告)号：US07505410B2

公开(公告)日：2009-03-17

申请号：US11173005

申请日：2005-06-30

申请人： Sridhar Lakshmanamurthy ,  Sanjeev Jain ,  Gilbert Wolrich ,  Hugh Wilkinson

发明人： Sridhar Lakshmanamurthy ,  Sanjeev Jain ,  Gilbert Wolrich ,  Hugh Wilkinson

IPC分类号： G08C15/00 ,  H04L12/56 ,  H04L12/54 ,  G06F3/00

CPC分类号： H04L49/557 ,  H04L49/1523 ,  H04L49/552 ,  H04L49/90 ,  H04L49/901 ,  H04L49/9063

摘要： Method and apparatus to support efficient check-point and role-back operations for flow-controlled queues in network devices. The method and apparatus employ queue descriptors to manage transfer of data from corresponding queues in memory into a switch fabric. In one embodiment, each queue descriptor includes an enqueue pointer identifying a tail cell of a segment of data scheduled to be transferred from the queue, a schedule pointer identifying a head cell of the segment of data, and a commit pointer identifying a most recent cell in the segment of data to be successfully transmitted into the switch fabric. In another embodiment, the queue descriptor further includes a scheduler sequence number; and a committed sequence number that are employed in connection with transfers of data from queues containing multiple segments. The various pointers and sequence numbers are employed to facilitate efficient check-point and roll-back operations relating to unsuccessful transmissions into the switch fabric.

摘要翻译： 支持网络设备流量控制队列的有效检查点和角色返回操作的方法和装置。 该方法和装置使用队列描述符来管理数据从存储器中的相应队列传输到交换结构。 在一个实施例中，每个队列描述符包括标识被调度为从队列传送的数据段的尾部单元的入队指针，标识数据段的头单元的调度指针以及标识最近的单元的提交指针 在数据段中成功发送到交换矩阵中。 在另一个实施例中，队列描述符还包括调度器序列号; 以及与从包含多个段的队列传送数据相关联使用的承诺序列号。 采用各种指针和序列号来促进与进入交换结构的不成功传输有关的有效的检查点和回滚操作。

公开(公告)号：US20070022429A1

公开(公告)日：2007-01-25

申请号：US11190112

申请日：2005-07-25

申请人： Mark Rosenbluth ,  Sanjeev Jain ,  Gilbert Wolrich

发明人： Mark Rosenbluth ,  Sanjeev Jain ,  Gilbert Wolrich

IPC分类号： G06F9/46 ,  H02K17/00

CPC分类号： G06F9/52

摘要： In general, in one aspect, the disclosure describes a processor that includes multiple multi-threaded programmable units integrated on a single die. The die also includes circuitry communicatively coupled to the programmable units that reorders and grants lock requests received from the threads based on an order in which the threads requested insertion into a sequence of lock grants.

摘要翻译： 通常，在一个方面，本公开描述了一种处理器，其包括集成在单个管芯上的多个多线程可编程单元。 芯片还包括通信地耦合到可编程单元的电路，其基于线程请求插入到锁定授权序列中的顺序重新排序和授予从线程接收到的锁定请求。

公开(公告)号：US20060136681A1

公开(公告)日：2006-06-22

申请号：US11018023

申请日：2004-12-21

申请人： Sanjeev Jain ,  Gilbert Wolrich ,  Mark Rosenbluth ,  Debra Bernstein

发明人： Sanjeev Jain ,  Gilbert Wolrich ,  Mark Rosenbluth ,  Debra Bernstein

IPC分类号： G06F13/00

CPC分类号： G06F13/1673

摘要： A memory controller system includes a memory command storage module to store commands for a plurality of memory banks. The system includes a plurality of control mechanisms, each of which includes first and second pointers, to provide, in combination with a next field in each module location, a link list of commands for a given one of the plurality of memory banks.

摘要翻译： 存储器控制器系统包括用于存储多个存储器组的命令的存储器命令存储模块。 该系统包括多个控制机构，每个控制机制包括第一和第二指针，以便与每个模块位置中的下一个区域组合提供多个存储体中给定的一个存储体的命令的链接列表。

公开(公告)号：US20060136659A1

公开(公告)日：2006-06-22

申请号：US11018591

申请日：2004-12-21

申请人： Sanjeev Jain ,  Gilbert Wolrich ,  Debra Bernstein

发明人： Sanjeev Jain ,  Gilbert Wolrich ,  Debra Bernstein

IPC分类号： G06F12/00

CPC分类号： G11C15/00

摘要： A content addressable memory (CAM) includes a linked list structure for a pending queue to order memory commands for maximizing memory channel bandwidth by minimizing read/write stalls due to read-modify-write commands.

摘要翻译： 内容可寻址存储器（CAM）包括用于等待队列的链接列表结构，以通过最小化由于读取 - 修改 - 写入命令引起的读取/写入停顿来排序存储器命令以最大化存储器通道带宽。

公开(公告)号：US20060126512A1

公开(公告)日：2006-06-15

申请号：US11009861

申请日：2004-12-10

申请人： Sanjeev Jain ,  Mark Rosenbluth ,  Gilbert Wolrich ,  Hugh Wilkinson

发明人： Sanjeev Jain ,  Mark Rosenbluth ,  Gilbert Wolrich ,  Hugh Wilkinson

IPC分类号： H04J3/14 ,  H04J1/16 ,  H04L1/00 ,  H04L12/26

CPC分类号： H04L47/10 ,  H04L49/15 ,  H04L49/254 ,  H04L49/30 ,  H04L2012/5678

摘要： Method and apparatus to manage flow control for a network device are described.

公开(公告)号：US20060067348A1

公开(公告)日：2006-03-30

申请号：US10955936

申请日：2004-09-30

申请人： Sanjeev Jain ,  Gilbert Wolrich ,  Mark Rosenbluth

发明人： Sanjeev Jain ,  Gilbert Wolrich ,  Mark Rosenbluth

IPC分类号： H04L12/28

CPC分类号： H04L47/50

摘要： A system that queues data packets includes efficient memory access of queue control data structures.

摘要翻译： 排队数据包的系统包括队列控制数据结构的高效存储器访问。

公开(公告)号：US07853951B2

公开(公告)日：2010-12-14

申请号：US11190112

申请日：2005-07-25

申请人： Mark Rosenbluth ,  Sanjeev Jain ,  Gilbert Wolrich

发明人： Mark Rosenbluth ,  Sanjeev Jain ,  Gilbert Wolrich

IPC分类号： G06F9/46 ,  G06F13/00 ,  G06F7/00

CPC分类号： G06F9/52

摘要： In general, in one aspect, the disclosure describes a processor that includes multiple multi-threaded programmable units integrated on a single die. The die also includes circuitry communicatively coupled to the programmable units that reorders and grants lock requests received from the threads based on an order in which the threads requested insertion into a sequence of lock grants.

摘要翻译： 通常，在一个方面，本公开描述了一种处理器，其包括集成在单个管芯上的多个多线程可编程单元。 芯片还包括通信地耦合到可编程单元的电路，其基于线程请求插入到锁定授权序列中的顺序重新排序和授予从线程接收到的锁定请求。

公开(公告)号：US07769026B2

公开(公告)日：2010-08-03

申请号：US11389650

申请日：2006-03-23

申请人： Sanjeev Jain ,  Mark Rosenbluth ,  Gilbert Wolrich

发明人： Sanjeev Jain ,  Mark Rosenbluth ,  Gilbert Wolrich

IPC分类号： H04L12/28

CPC分类号： H04L49/90 ,  H04L47/50 ,  H04L47/56 ,  H04L47/60 ,  H04L49/901

摘要： Scheduling of packets is performed by a scheduler based on departure times. If wrap up of departure times is possible, departure times are transposed based on a zone associated with the last departure time. By using the zone to transpose in order to sort departure times, cycles of independent checks on each of the departure times are avoided.

摘要翻译： 基于出发次数由调度程序执行数据包的调度。 如果出发时间结束，可以根据与最后一个出发时间相关的区域进行转机。 通过使用区域进行转置以排序出发时间，避免了每个出发时间的独立检查周期。