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    VERTICAL CONTROLLED SIDE CHIP CONNECTION FOR 3D PROCESSOR PACKAGE
    4.
    发明申请
    VERTICAL CONTROLLED SIDE CHIP CONNECTION FOR 3D PROCESSOR PACKAGE 审中-公开
    用于3D处理器封装的垂直控制侧芯片连接

    公开(公告)号：US20080315388A1

    公开(公告)日：2008-12-25

    申请号：US11767318

    申请日：2007-06-22

    申请人： Shanggar Periaman ,  Bok Eng Cheah ,  Yen Hsiang Chew ,  Kooi Chi Ooi

    发明人： Shanggar Periaman ,  Bok Eng Cheah ,  Yen Hsiang Chew ,  Kooi Chi Ooi

    IPC分类号： H01L23/52 ,  H01L23/48

    CPC分类号： H01L25/0652 ,  H01L24/81 ,  H01L2224/81232 ,  H01L2224/81801 ,  H01L2924/14 ,  H01L2924/00

    摘要： In some embodiments, vertical controlled side chip connection for 3D processor package is presented. In this regard, an apparatus is introduced having a substrate, a substantially horizontal, in relation to the substrate, integrated circuit device coupled to the substrate, and a substantially vertical, in relation of the substrate, integrated circuit device coupled to the substrate and adjacent to one side of the substantially horizontal integrated circuit device. Other embodiments are also disclosed and claimed.

    摘要翻译： 在一些实施例中，呈现用于3D处理器封装的垂直控制侧芯片连接。 在这方面，引入一种装置，该装置具有相对于基板的基本水平的基板，耦合到该基板的集成电路装置，以及与基板相关的基本上垂直的集成电路装置， 到基本水平的集成电路器件的一侧。 还公开并要求保护其他实施例。

    Bandwidth allocation for network packet traffic
    6.
    发明授权
    Bandwidth allocation for network packet traffic 有权
    网络数据包流量的带宽分配

    公开(公告)号：US07773504B2

    公开(公告)日：2010-08-10

    申请号：US11901070

    申请日：2007-11-13

    申请人： Yen Hsiang Chew ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Bok Eng Cheah

    发明人： Yen Hsiang Chew ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Bok Eng Cheah

    IPC分类号： H04L12/28 ,  G06F15/16 ,  G06F3/00

    CPC分类号： H04L49/9078 ,  H04L47/30 ,  H04L47/70 ,  H04L47/745

    摘要： Bandwidth is allocated among network interfaces of, for example, a switch, router, or server among based on network packet traffic. In one example the network device has a plurality of network interfaces, a performance monitoring unit to monitor buffer events for the network interfaces and to generate an interrupt if a network interface buffer is near an overflow state, and a processor to receive the interrupt and increase a priority of the associated network interface in response thereto.

    摘要翻译： 基于网络数据包流量，在例如交换机，路由器或服务器的网络接口之间分配带宽。 在一个示例中，网络设备具有多个网络接口，性能监视单元，用于监视网络接口的缓冲区事件，并且如果网络接口缓冲区接近溢出状态则产生中断;以及处理器，用于接收中断并增加 响应于该相关网络接口的优先级。

    Quality of service (QoS) processing of data packets
    7.
    发明授权
    Quality of service (QoS) processing of data packets 失效
    数据包的服务质量（QoS）处理

    公开(公告)号：US07743181B2

    公开(公告)日：2010-06-22

    申请号：US11774848

    申请日：2007-07-09

    申请人： Yen Hsiang Chew ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Bok Eng Cheah

    发明人： Yen Hsiang Chew ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Bok Eng Cheah

    IPC分类号： G06F5/00

    CPC分类号： H04L47/625 ,  H04L47/50 ,  H04L47/522 ,  H04L49/90

    摘要： The present disclosure provides a method for providing Quality of Service (QoS) processing of a plurality of data packets stored in a first memory. The method may include determining a queue of a plurality of queues causing an interrupt using contents of an interrupt status register, the queue comprising address of at least one data packet of the plurality of data packets. The method may further include performing a logical operation between the contents of the interrupt status register and an interrupt mask of a plurality of interrupt masks, the plurality of interrupt masks stored in a second memory. The method may also include processing the plurality of data packets based on the logical operation and incrementing an interrupt mask address pointer stored in a third memory, thereby pointing to another interrupt mask of the plurality of interrupt masks. Of course, many alternatives, variations and modifications are possible without departing from this embodiment.

    摘要翻译： 本公开提供了一种用于提供存储在第一存储器中的多个数据分组的服务质量（QoS）处理的方法。 该方法可以包括使用中断状态寄存器的内容来确定导致中断的多个队列的队列，该队列包括多个数据分组中的至少一个数据分组的地址。 该方法还可以包括在中断状态寄存器的内容与存储在第二存储器中的多个中断屏蔽的中断屏蔽之间执行逻辑运算。 该方法还可以包括基于逻辑操作来处理多个数据分组，并且增加存储在第三存储器中的中断屏蔽地址指针，从而指向多个中断屏蔽的另一个中断屏蔽。 当然，在不脱离本实施例的情况下，可以进行许多替代，变化和修改。

    Stacked die package
    8.
    发明授权
    Stacked die package 有权
    堆叠模包

    公开(公告)号：US08697495B2

    公开(公告)日：2014-04-15

    申请号：US13231953

    申请日：2011-09-13

    申请人： Bok Eng Cheah ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Yen Hsiang Chew

    发明人： Bok Eng Cheah ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Yen Hsiang Chew

    IPC分类号： H01L21/50

    CPC分类号： H01L25/0657 ,  H01L23/481 ,  H01L24/16 ,  H01L24/31 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/83894 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/00

    摘要： The formation of electronic assemblies is described. One embodiment includes first and second semiconductor die structures each including a front side and a backside, the front side including an active region and the backside including metal regions and non-metal regions thereon. The first and second semiconductor die structures include a plurality of vias, the vias forming electrical connections between the active region and the backside metal regions. The first and second semiconductor die structures are stacked together with at least one of the metal regions on the backside of the first semiconductor die structure in direct contact with at least one of the metal regions on the back side of the second semiconductor die structure. Other embodiments are described and claimed.

    摘要翻译： 描述了电子组件的形成。 一个实施例包括每个包括前侧和后侧的第一和第二半导体管芯结构，前侧包括有源区，背面包括金属区和非金属区。 第一和第二半导体管芯结构包括多个通孔，通孔在有源区和背侧金属区之间形成电连接。 第一和第二半导体管芯结构与第一半导体管芯结构的背侧上的金属区域中的至少一个与第二半导体管芯结构的背面上的金属区域中的至少一个直接接触而堆叠在一起。 描述和要求保护其他实施例。

    Firmware verification using system memory error check logic
    9.
    发明授权
    Firmware verification using system memory error check logic 有权
    使用系统内存错误检查逻辑进行固件验证

    公开(公告)号：US08281229B2

    公开(公告)日：2012-10-02

    申请号：US12345868

    申请日：2008-12-30

    申请人： Yen Hsiang Chew ,  Bok Eng Cheah ,  Kooi Chi Ooi ,  Shanggar Periaman

    发明人： Yen Hsiang Chew ,  Bok Eng Cheah ,  Kooi Chi Ooi ,  Shanggar Periaman

    IPC分类号： G06F11/10

    CPC分类号： G06F21/572 ,  H03M13/19

    摘要： Embodiments of an invention for verifying firmware using system memory error check logic are disclosed. In one embodiment, an apparatus includes an execution core, firmware, error check logic, non-volatile memory, comparison logic, and security logic. The error check logic is to generate, for each line of firmware, an error check value. The comparison logic is to compare stored error check values from the non-volatile memory with generated error check values from the error check logic. The security logic is to prevent the execution core from executing the firmware if the comparison logic detects a mismatch between the stored error code values and the generated error code values.

    摘要翻译： 公开了使用系统存储器错误校验逻辑来验证固件的本发明的实施例。 在一个实施例中，装置包括执行核心，固件，错误校验逻辑，非易失性存储器，比较逻辑和安全逻辑。 错误检查逻辑是为每一行固件生成错误检查值。 比较逻辑是将来自非易失性存储器的存储的错误检查值与来自错误校验逻辑的生成的错误检查值进行比较。 如果比较逻辑检测到存储的错误代码值与生成的错误代码值之间的不匹配，则安全逻辑是防止执行核心执行固件。

    Stacked die package
    10.
    发明授权
    Stacked die package 有权
    堆叠模包

    公开(公告)号：US08044497B2

    公开(公告)日：2011-10-25

    申请号：US11852904

    申请日：2007-09-10

    申请人： Bok Eng Cheah ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Yen Hsiang Chew

    发明人： Bok Eng Cheah ,  Shanggar Periaman ,  Kooi Chi Ooi ,  Yen Hsiang Chew

    IPC分类号： H01L23/48

    CPC分类号： H01L25/0657 ,  H01L23/481 ,  H01L24/16 ,  H01L24/31 ,  H01L25/18 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/83894 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/15311 ,  H01L2924/00

    摘要： The formation of electronic assemblies is described. One embodiment includes first and second semiconductor die structures each including a front side and a backside, the front side including an active region and the backside including metal regions and non-metal regions thereon. The first and second semiconductor die structures include a plurality of vias, the vias forming electrical connections between the active region and the backside metal regions. The first and second semiconductor die structures are stacked together with at least one of the metal regions on the backside of the first semiconductor die structure in direct contact with at least one of the metal regions on the back side of the second semiconductor die structure. Other embodiments are described and claimed.

    摘要翻译： 描述了电子组件的形成。 一个实施例包括每个包括前侧和后侧的第一和第二半导体管芯结构，前侧包括有源区，背面包括金属区和非金属区。 第一和第二半导体管芯结构包括多个通孔，通孔在有源区和背侧金属区之间形成电连接。 第一和第二半导体管芯结构与第一半导体管芯结构的背侧上的金属区域中的至少一个与第二半导体管芯结构的背面上的金属区域中的至少一个直接接触而堆叠在一起。 描述和要求保护其他实施例。