公开(公告)号：US20140006755A1

公开(公告)日：2014-01-02

申请号：US13538523

申请日：2012-06-29

申请人： Shay Gueron ,  Vlad Krasnov ,  Robert Valentine ,  Zeev Sperber ,  Amit Gradstein ,  Simon Rubanovich

发明人： Shay Gueron ,  Vlad Krasnov ,  Robert Valentine ,  Zeev Sperber ,  Amit Gradstein ,  Simon Rubanovich

IPC分类号： G06F9/30

CPC分类号： G06F9/3001 ,  G06F7/52 ,  G06F9/30018 ,  G06F9/30036

摘要： An apparatus is described having an instruction execution pipeline that has a vector functional unit to support a vector multiply add instruction. The vector multiply add instruction to multiply respective K bit elements of two vectors and accumulate a portion of each of their respective products with another respective input operand in an X bit accumulator, where X is greater than K.

摘要翻译： 描述了具有指令执行流水线的装置，其具有支持向量乘法加法指令的向量功能单元。 向量乘以相乘指令乘以两个向量的各个K位元素，并将其各自产物的一部分与X位累加器中的另一个相应输入操作数进行累加，其中X大于K.

公开(公告)号：US10095516B2

公开(公告)日：2018-10-09

申请号：US13538523

申请日：2012-06-29

申请人： Shay Gueron ,  Vlad Krasnov ,  Robert Valentine ,  Zeev Sperber ,  Amit Gradstein ,  Simon Rubanovich

发明人： Shay Gueron ,  Vlad Krasnov ,  Robert Valentine ,  Zeev Sperber ,  Amit Gradstein ,  Simon Rubanovich

IPC分类号： G06F9/30 ,  G06F7/52 ,  G06F9/38

摘要： An apparatus is described having an instruction execution pipeline that has a vector functional unit to support a vector multiply add instruction. The vector multiply add instruction to multiply respective K bit elements of two vectors and accumulate a portion of each of their respective products with another respective input operand in an X bit accumulator, where X is greater than K.

公开(公告)号：US20140201502A1

公开(公告)日：2014-07-17

申请号：US13992236

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F9/30

CPC分类号： G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30185 ,  G06F17/142

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector packed butterfly horizontal cross add or subtract of packed data elements in response to a single vector packed butterfly horizontal cross add or subtract instruction that includes a destination vector register operand, a source vector register operand, an immediate, and an opcode are described.

摘要翻译： 用于在计算机处理器中执行向量包装蝶形水平交叉加法或减法的系统，装置和方法响应于包括目的地向量寄存器操作数的单向量包装蝶式水平交叉加减法指令，源 描述向量寄存器操作数，立即数和操作码。

公开(公告)号：US09582464B2

公开(公告)日：2017-02-28

申请号：US13992229

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F7/38 ,  G06F9/302 ,  G06F15/78 ,  G06F9/30 ,  G06F7/544 ,  G06F9/38 ,  G06F7/50

CPC分类号： G06F9/3001 ,  G06F7/50 ,  G06F7/544 ,  G06F9/30036 ,  G06F9/3836 ,  G06F9/3877 ,  G06F15/78 ,  G06F2207/5442

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector double block packed sum of absolute differences (SAD) in response to a single vector double block packed sum of absolute differences instruction that includes a destination vector register operand, first and second source operands, an immediate, and an opcode are described.

摘要翻译： 用于在计算机处理器中执行的系统，装置和方法的实施例响应于包括目的地向量寄存器操作数的绝对差指令的单向量双块压缩和，绝对差（SAD）的双块压缩和，第一和第二 描述源操作数，立即数和操作码。

公开(公告)号：US20140019713A1

公开(公告)日：2014-01-16

申请号：US13992229

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F15/78

CPC分类号： G06F9/3001 ,  G06F7/50 ,  G06F7/544 ,  G06F9/30036 ,  G06F9/3836 ,  G06F9/3877 ,  G06F15/78 ,  G06F2207/5442

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector double block packed sum of absolute differences (SAD) in response to a single vector double block packed sum of absolute differences instruction that includes a destination vector register operand, first and second source operands, an immediate, and an opcode are described.

摘要翻译： 用于在计算机处理器中执行的系统，装置和方法的实施例响应于包括目的地向量寄存器操作数的绝对差指令的单向量双块压缩和，绝对差（SAD）的双块压缩和，第一和第二 描述源操作数，立即数和操作码。

公开(公告)号：US09619226B2

公开(公告)日：2017-04-11

申请号：US13992230

申请日：2011-12-23

申请人： Mostafa Hagog ,  Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Mostafa Hagog ,  Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F9/302 ,  G06F9/305 ,  G06F15/76 ,  G06F9/30 ,  G06F15/80

CPC分类号： G06F9/30036 ,  G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30029 ,  G06F9/30167 ,  G06F9/30185 ,  G06F15/8053 ,  G06F2207/5442

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector packed horizontal add or subtract of packed data elements in response to a single vector packed horizontal add or subtract instruction that includes a destination vector register operand, a source vector register operand, and an opcode are describes.

公开(公告)号：US20140365747A1

公开(公告)日：2014-12-11

申请号：US13977612

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Moustapha Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber ,  Boris Ginzburg ,  Ziv Aviv

发明人： Elmoustapha Ould-Ahmed-Vall ,  Moustapha Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber ,  Boris Ginzburg ,  Ziv Aviv

IPC分类号： G06F9/30

CPC分类号： G06F9/30036 ,  G06F9/30014 ,  G06F9/30101

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector packed horizontal partial sum of packed data elements in response to a single vector packed horizontal sum instruction that includes a destination vector register operand, a source vector register operand, and an opcode are described.

摘要翻译： 用于在计算机处理器中执行的系统，装置和方法的实施例，响应于包括目的地向量寄存器操作数，源向量寄存器操作数和操作码的单向量压缩水平和指令，执行压缩数据元素的水平部分和 被描述。

公开(公告)号：US20140082333A1

公开(公告)日：2014-03-20

申请号：US13996849

申请日：2011-12-22

申请人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F9/30

CPC分类号： G06F9/3001 ,  G06F9/30014 ,  G06F9/30036 ,  G06F17/10

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor absolute difference calculation in response to a single vector packed absolute difference instruction that includes a first and second source vector register operand, a destination vector register operand, and an opcode are described.

摘要翻译： 描述了响应于包括第一和第二源向量寄存器操作数，目的向量寄存器操作数和操作码的单向量压缩绝对差指令在计算机处理器中执行绝对差计算的系统，装置和方法的实施例。

公开(公告)号：US09678751B2

公开(公告)日：2017-06-13

申请号：US13977612

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Moustapha Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber ,  Boris Ginzburg ,  Ziv Aviv

发明人： Elmoustapha Ould-Ahmed-Vall ,  Moustapha Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber ,  Boris Ginzburg ,  Ziv Aviv

IPC分类号： G06F9/30

CPC分类号： G06F9/30036 ,  G06F9/30014 ,  G06F9/30101

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector packed horizontal partial sum of packed data elements in response to a single vector packed horizontal sum instruction that includes a destination vector register operand, a source vector register operand, and an opcode are described.

公开(公告)号：US09459865B2

公开(公告)日：2016-10-04

申请号：US13992236

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

发明人： Elmoustapha Ould-Ahmed-Vall ,  Mostafa Hagog ,  Robert Valentine ,  Amit Gradstein ,  Simon Rubanovich ,  Zeev Sperber

IPC分类号： G06F9/30 ,  G06F17/14

CPC分类号： G06F9/3001 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30145 ,  G06F9/30167 ,  G06F9/30185 ,  G06F17/142

摘要： Embodiments of systems, apparatuses, and methods for performing in a computer processor vector packed butterfly horizontal cross add or subtract of packed data elements in response to a single vector packed butterfly horizontal cross add or subtract instruction that includes a destination vector register operand, a source vector register operand, an immediate, and an opcode are described.

摘要翻译： 用于在计算机处理器中执行向量包装蝶形水平交叉加法或减法的系统，装置和方法响应于包括目的地向量寄存器操作数的单向量包装蝶式水平交叉加减法指令，源 描述向量寄存器操作数，立即数和操作码。