公开(公告)号：US08812774B2

公开(公告)日：2014-08-19

申请号：US13217461

申请日：2011-08-25

申请人： Shigehiro Asano ,  Shinichi Kanno ,  Kazuhiro Fukutomi ,  Akira Yamaga

发明人： Shigehiro Asano ,  Shinichi Kanno ,  Kazuhiro Fukutomi ,  Akira Yamaga

IPC分类号： G06F12/00

CPC分类号： G06F12/0246 ,  G06F11/1068

摘要： According to an embodiment, a memory system includes semiconductor memories each having a plurality of blocks; a first table; a receiving unit; a generating unit; a second table; and a writing unit. The first table includes a plurality of memory areas each associated with each block and in each of which defect information is stored. The generating unit generates a set of blocks by selecting one block to which data are to be written in each semiconductor memory based on an index number indicating one of a plurality of rows in the first table and the first table. In the second table, an index number and a channel number are stored for each logical block address in association with one another. When a write command is received by the receiving unit, the writing unit writes data to a block associated with a selected channel number among blocks constituting the set.

摘要翻译： 根据一个实施例，存储器系统包括每个具有多个块的半导体存储器; 第一张桌子 接收单元; 发电机组; 第二个表 和书写单位。 第一表包括多个存储区，每个存储区与每个块相关联，并且每个存储区存储缺陷信息。 生成单元基于指示第一表和第一表中的多行的索引号，选择要在每个半导体存储器中写入数据的一个块来生成一组块。 在第二表中，对于每个逻辑块地址彼此相关联地存储索引号和通道号。 当接收单元接收到写入命令时，写入单元将数据写入与构成该组的块中的所选频道号相关联的块。

公开(公告)号：US20120246383A1

公开(公告)日：2012-09-27

申请号：US13217461

申请日：2011-08-25

申请人： Shigehiro Asano ,  Shinichi Kanno ,  Kazuhiro Fukutomi ,  Akira Yamaga

发明人： Shigehiro Asano ,  Shinichi Kanno ,  Kazuhiro Fukutomi ,  Akira Yamaga

IPC分类号： G06F12/02

CPC分类号： G06F12/0246 ,  G06F11/1068

摘要： According to an embodiment, a memory system includes semiconductor memories each having a plurality of blocks; a first table; a receiving unit; a generating unit; a second table; and a writing unit. The first table includes a plurality of memory areas each associated with each block and in each of which defect information is stored. The generating unit generates a set of blocks by selecting one block to which data are to be written in each semiconductor memory based on an index number indicating one of a plurality of rows in the first table and the first table. In the second table, an index number and a channel number are stored for each logical block address in association with one another. When a write command is received by the receiving unit, the writing unit writes data to a block associated with a selected channel number among blocks constituting the set.

摘要翻译： 根据一个实施例，存储器系统包括每个具有多个块的半导体存储器; 第一张桌子 接收单元; 发电机组; 第二个表 和书写单位。 第一表包括多个存储区，每个存储区与每个块相关联，并且每个存储区存储缺陷信息。 生成单元基于指示第一表和第一表中的多行的索引号，选择要在每个半导体存储器中写入数据的一个块来生成一组块。 在第二表中，对于每个逻辑块地址彼此相关联地存储索引号和通道号。 当接收单元接收到写入命令时，写入单元将数据写入与构成该组的块中的所选频道号相关联的块。

公开(公告)号：US20130173997A1

公开(公告)日：2013-07-04

申请号：US13685296

申请日：2012-11-26

申请人： Tatsuhiro SUZUMURA ,  Akira Yamaga

发明人： Tatsuhiro SUZUMURA ,  Akira Yamaga

IPC分类号： H03M13/03

CPC分类号： H03M13/03 ,  G06F11/1048

摘要： A memory controller includes a memory interface that has multiple channels and carries out writing into a nonvolatile memory through each of the channels, a data buffer, an ECC (error correcting code) encoder for applying an error correction encoding processing on write data which are to be written into the nonvolatile memory to generate ECC data, a channel allocation part for allocating the channels to the write data and the ECC data based on a write data format of the nonvolatile memory, a write data reception processing part that stores the write data in the data buffer and outputs the write data to the ECC encoder, and a channel scheduler for transferring the write data stored in the data buffer and the ECC data to the channels of the memory interface as allocated by the channel allocation part.

摘要翻译： 存储器控制器包括具有多个通道并通过每个通道执行写入非易失性存储器的存储器接口，数据缓冲器，用于对写入数据应用纠错编码处理的ECC（纠错码）编码器 写入非易失性存储器以产生ECC数据，用于基于非易失性存储器的写入数据格式将通道分配给写入数据的通道分配部分和ECC数据;写入数据接收处理部分， 数据缓冲器并将写入数据输出到ECC编码器，以及频道调度器，用于将存储在数据缓冲器中的写入数据和ECC数据传送到由信道分配部分分配的存储器接口的信道。

公开(公告)号：US20120166908A1

公开(公告)日：2012-06-28

申请号：US13334438

申请日：2011-12-22

申请人： Akira Yamaga

发明人： Akira Yamaga

IPC分类号： H03M13/05 ,  G06F11/10

CPC分类号： G06F11/1072 ,  G06F11/1012 ,  G06F11/1044 ,  G11C16/0483 ,  G11C2029/0411 ,  H03M13/29 ,  H03M13/2906

摘要： A semiconductor storage device, a method of controlling the same, and an error correction system allow reduction in power consumption and circuit scale without detriment to error correction capability. An error correction code (ECC) circuit of a solid state drive (SSD) performs first error correction on read data using a first error correction code (Hamming code), and further performs second error correction on the result of the first error correction using a second error correction code (BHC code). Furthermore, the ECC circuit performs third error correction on the result of the second error correction using a third error correction code (RS code).

摘要翻译： 半导体存储装置，其控制方法和误差校正系统允许减少功耗和电路规模，而不损害纠错能力。 固态驱动器（SSD）的纠错码（ECC）电路使用第一纠错码（汉明码）对读取数据执行第一纠错，并且还使用第一纠错码（Hamming code）对第一纠错码的结果进行第二纠错 第二个纠错码（BHC码）。 此外，ECC电路使用第三纠错码（RS码）对第二纠错的结果进行第三纠错。

公开(公告)号：US20100313099A1

公开(公告)日：2010-12-09

申请号：US12867068

申请日：2008-09-19

申请人： Akira Yamaga

发明人： Akira Yamaga

IPC分类号： H03M13/29 ,  G06F11/10

CPC分类号： G06F11/1072 ,  G06F11/1012 ,  G06F11/1044 ,  G11C16/0483 ,  G11C2029/0411 ,  H03M13/29 ,  H03M13/2906

摘要： A semiconductor storage device, a method of controlling the same, and an error correction system allow reduction in power consumption and circuit scale without detriment to error correction capability. An error correction code (ECC) circuit of a solid state drive (SSD) performs first error correction on read data using a first error correction code (Hamming code), and further performs second error correction on the result of the first error correction using a second error correction code (BHC code). Furthermore, the ECC circuit performs third error correction on the result of the second error correction using a third error correction code (RS code).

摘要翻译： 半导体存储装置，其控制方法和误差校正系统允许减少功耗和电路规模，而不损害纠错能力。 固态驱动器（SSD）的纠错码（ECC）电路使用第一纠错码（汉明码）对读取数据执行第一纠错，并且还使用第一纠错码（Hamming code）对第一纠错码的结果进行第二纠错 第二个纠错码（BHC码）。 此外，ECC电路使用第三纠错码（RS码）对第二纠错的结果进行第三纠错。

公开(公告)号：US08176389B2

公开(公告)日：2012-05-08

申请号：US12132040

申请日：2008-06-03

申请人： Koji Horisaki ,  Akira Yamaga

发明人： Koji Horisaki ,  Akira Yamaga

IPC分类号： G11C29/00

CPC分类号： H03M13/13 ,  G06F11/1068 ,  H03M13/3723 ,  H03M13/373 ,  H03M13/3746 ,  H03M13/6337

摘要： A decoder device includes: a decoder that decodes data stored in a storage medium by performing error correction on the data, the error correction being capable of correcting code error and code erasure included in the data; a memory that stores a history of an address in the storage medium of a code included in the data, the code being detected to have the code error by the decoding unit; and a controller that controls the decoder to change a detail of the error correction based on the history stored in the memory.

摘要翻译： 解码器装置包括：解码器，通过对数据执行纠错来解码存储在存储介质中的数据，纠错能够纠正包含在数据中的代码错误和代码擦除; 存储器，其将包含在数据中的代码的存储介质中的地址的历史存储，所述代码被解码单元检测为具有代码错误; 以及控制器，其基于存储在存储器中的历史来控制解码器改变纠错的细节。

公开(公告)号：US09264070B2

公开(公告)日：2016-02-16

申请号：US13685296

申请日：2012-11-26

申请人： Tatsuhiro Suzumura ,  Akira Yamaga

发明人： Tatsuhiro Suzumura ,  Akira Yamaga

IPC分类号： G11C29/00 ,  H03M13/03 ,  G06F11/10

CPC分类号： H03M13/03 ,  G06F11/1048

摘要： A memory controller includes a memory interface that has multiple channels and carries out writing into a nonvolatile memory through each of the channels, a data buffer, an ECC (error correcting code) encoder for applying an error correction encoding processing on write data which are to be written into the nonvolatile memory to generate ECC data, a channel allocation part for allocating the channels to the write data and the ECC data based on a write data format of the nonvolatile memory, a write data reception processing part that stores the write data in the data buffer and outputs the write data to the ECC encoder, and a channel scheduler for transferring the write data stored in the data buffer and the ECC data to the channels of the memory interface as allocated by the channel allocation part.

摘要翻译： 存储器控制器包括具有多个通道并通过每个通道执行写入非易失性存储器的存储器接口，数据缓冲器，用于对写入数据应用纠错编码处理的ECC（纠错码）编码器 写入非易失性存储器以产生ECC数据，用于基于非易失性存储器的写入数据格式将通道分配给写入数据的通道分配部分和ECC数据;写入数据接收处理部分， 数据缓冲器并将写入数据输出到ECC编码器，以及频道调度器，用于将存储在数据缓冲器中的写入数据和ECC数据传送到由信道分配部分分配的存储器接口的信道。

公开(公告)号：US08381066B2

公开(公告)日：2013-02-19

申请号：US13334438

申请日：2011-12-22

申请人： Akira Yamaga

发明人： Akira Yamaga

IPC分类号： H03M13/00

CPC分类号： G06F11/1072 ,  G06F11/1012 ,  G06F11/1044 ,  G11C16/0483 ,  G11C2029/0411 ,  H03M13/29 ,  H03M13/2906

摘要： A semiconductor storage device, a method of controlling the same, and an error correction system allow reduction in power consumption and circuit scale without detriment to error correction capability. An error correction code (ECC) circuit of a solid state drive (SSD) performs first error correction on read data using a first error correction code (Hamming code), and further performs second error correction on the result of the first error correction using a second error correction code (BHC code). Furthermore, the ECC circuit performs third error correction on the result of the second error correction using a third error correction code (RS code).

摘要翻译： 半导体存储装置，其控制方法和误差校正系统允许减少功耗和电路规模，而不损害纠错能力。 固态驱动器（SSD）的纠错码（ECC）电路使用第一纠错码（汉明码）对读取数据执行第一纠错，并且还使用第一纠错码（Hamming code）对第一纠错码的结果进行第二纠错 第二个纠错码（BHC码）。 此外，ECC电路使用第三纠错码（RS码）对第二纠错的结果进行第三纠错。

公开(公告)号：US08418028B2

公开(公告)日：2013-04-09

申请号：US12812982

申请日：2008-09-19

申请人： Akira Yamaga

发明人： Akira Yamaga

IPC分类号： G11C29/00

CPC分类号： H03M13/1545 ,  G06F11/1068 ,  G11C16/0483 ,  G11C2029/0411 ,  H03M13/1555

摘要： To provide a Chien search device and a Chien search method capable of performing a Chien search process at a high speed. The Chien search device calculates an error position at the time of correcting an error included in data read from a nonvolatile memory, and includes a first processing unit that performs a search process of an error position in at least one-bit unit to an error-correction area of input data, and a second processing unit that processes at one time plural bits in an non-error-correction-target area of the input data.

摘要翻译： 提供能够高速执行Chien搜索过程的Chien搜索设备和Chien搜索方法。 Chien搜索装置计算在从非易失性存储器读取的数据中包括的错误校正时的错误位置，并且包括第一处理单元，其以至少一位单位的错误位置进行错误检测处理， 输入数据的校正区域，以及在输入数据的无误差校正目标区域中一次处理多个比特的第二处理单元。

公开(公告)号：US20110047441A1

公开(公告)日：2011-02-24

申请号：US12812982

申请日：2008-09-19

申请人： Akira Yamaga

发明人： Akira Yamaga

IPC分类号： H03M13/15 ,  G06F11/10

CPC分类号： H03M13/1545 ,  G06F11/1068 ,  G11C16/0483 ,  G11C2029/0411 ,  H03M13/1555

摘要： To provide a Chien search device and a Chien search method capable of performing a Chien search process at a high speed. The Chien search device calculates an error position at the time of correcting an error included in data read from a nonvolatile memory, and includes a first processing unit that performs a search process of an error position in at least one-bit unit to an error-correction area of input data, and a second processing unit that processes at one time plural bits in an non-error-correction-target area of the input data.

摘要翻译： 提供能够高速执行Chien搜索过程的Chien搜索设备和Chien搜索方法。 Chien搜索装置计算在从非易失性存储器读取的数据中包括的错误校正时的错误位置，并且包括第一处理单元，其以至少一位单位的错误位置进行错误检测处理， 输入数据的校正区域，以及在输入数据的无误差校正目标区域中一次处理多个比特的第二处理单元。