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128 条记录 (耗时 0.036 秒)

    Semiconductor device
    2.
    发明授权
    Semiconductor device 失效
    半导体器件

    公开(公告)号：US08631173B2

    公开(公告)日：2014-01-14

    申请号：US12050899

    申请日：2008-03-18

    申请人： Takashi Yoshikawa ,  Shigehiro Asano

    发明人： Takashi Yoshikawa ,  Shigehiro Asano

    IPC分类号： G06F3/00 ,  G06F5/00

    CPC分类号： G06F9/3001 ,  G06F9/3867 ,  G06F9/3879 ,  G06F15/7832 ,  Y02D10/12 ,  Y02D10/13

    摘要： A semiconductor device includes a first arithmetic engine which executes a first arithmetic process in every cycle and outputs first data representing the result of the first arithmetic process and a first valid signal representing a first or second value in every cycle, and a second arithmetic engine which executes a second arithmetic process in every cycle and outputs second data representing the result of the second arithmetic process and a second valid signal representing the first or second value in every cycle. The device also includes an inter-arithmetic-engine buffer which is used to exchange the first data and the second data between the first and second arithmetic engines, enables write of the first or second data if the first or second valid signal indicates the first value, and inhibits write of the first or second data if the first or second valid signal indicates the second value.

    摘要翻译： 半导体器件包括：第一运算引擎，其在每个周期中执行第一运算处理，并且输出表示第一运算处理结果的第一数据和表示每个周期中的第一或第二值的第一有效信号;以及第二运算引擎， 在每个周期中执行第二运算处理，并且在每个周期中输出表示第二运算处理结果的第二数据和表示第一或第二值的第二有效信号。 该装置还包括一个算术引擎缓冲器，用于在第一和第二算术引擎之间交换第一数据和第二数据，如果第一或第二有效信号指示第一值，则能够写入第一或第二数据 并且如果第一或第二有效信号指示第二值，则禁止写入第一或第二数据。

    Controller, data storage device and program product
    4.
    发明授权
    Controller, data storage device and program product 有权
    控制器，数据存储设备和程序产品

    公开(公告)号：US08533560B2

    公开(公告)日：2013-09-10

    申请号：US13218812

    申请日：2011-08-26

    申请人： Kazuhiro Fukutomi ,  Shinichi Kanno ,  Shigehiro Asano

    发明人： Kazuhiro Fukutomi ,  Shinichi Kanno ,  Shigehiro Asano

    IPC分类号： H03M13/00

    CPC分类号： G06F11/1048

    摘要： According to an embodiment of a controller, a bit string manipulating unit manipulates a bit string of manipulation target data based on a predetermined rule. A special data setting unit generates a magic number based on a special data setting request from a host interface, obtains an error detecting code for the magic number, and sends the magic number and the error detecting code as manipulation target data to the bit string manipulating unit to obtain a manipulated manipulation target data. The special data setting unit also extracts logical block address information from the special data setting request, and instructs an access unit to write the magic number in the manipulated manipulation target data to a user data storage area and to write the error detecting code in the manipulated manipulation target data to a redundant area in a storage area located by the logical block address information.

    摘要翻译： 根据控制器的实施例，位串操作单元基于预定规则来操纵操作对象数据的位串。 专用数据设定部基于来自主机接口的特殊数据设定请求生成魔术数，获得魔术数的错误检测码，将魔术号码和错误检测码作为操作对象数据发送到位串操作 单位以获得操纵的操纵目标数据。 特殊数据设定单元还从特殊数据设定请求中提取逻辑块地址信息，并指示访问单元将操作操作目标数据中的魔术数字写入用户数据存储区域，并将错误检测码写入被操纵的 将操作对象数据提供给由逻辑块地址信息定位的存储区域中的冗余区域。

    Controller and memory system for managing data
    5.
    发明授权
    Controller and memory system for managing data 失效
    用于管理数据的控制器和存储器系统

    公开(公告)号：US08516182B2

    公开(公告)日：2013-08-20

    申请号：US12554272

    申请日：2009-09-04

    申请人： Kenichiro Yoshii ,  Shinichi Kanno ,  Shigehiro Asano

    发明人： Kenichiro Yoshii ,  Shinichi Kanno ,  Shigehiro Asano

    IPC分类号： G06F12/10

    CPC分类号： G06F12/0246 ,  G06F2212/7207 ,  G06F2212/7209

    摘要： A controller includes a storage for a translation table showing logical and physical addresses in a flash memory in correspondence with one another; another storage storing FAT information indicating the state of data stored in each of pages contained in each of blocks and FAT information identifiers each identifying a block to which pages each storing therein the data in the state indicated by the FAT information belong, while keeping them in correspondence with one another; yet another storage for a block management table showing block identifiers, use-state judging information indicating whether the corresponding block is used/unused, and the FAT information identifiers corresponding to all the blocks indicated as being used by the use-state judging information, while keeping them in correspondence with one another; and a controller controlling unit managing data stored in the flash memory by using the translation table, the FAT information, and the block management table.

    摘要翻译： 控制器包括用于转换表的存储器，其中显示闪存中的逻辑和物理地址彼此对应; 指示存储在每个块中的每个页面中存储的数据的状态的FAT信息和每个识别由FAT信息指示的状态中存储有数据的页面所属的块的FAT信息标识符，同时保持它们 相互对应; 另一个用于表示块标识符的块管理表的存储器，指示是否使用相应块的使用状态判断信息以及与使用状态判断信息所使用的所有块对应的FAT信息标识符，而 保持彼此对应; 以及控制器控制单元，通过使用转换表，FAT信息和块管理表来管理存储在闪速存储器中的数据。

    Controlling bandwidth reservations method and apparatus
    6.
    发明授权
    Controlling bandwidth reservations method and apparatus 有权
    控制带宽预留方法和装置

    公开(公告)号：US08483227B2

    公开(公告)日：2013-07-09

    申请号：US10718302

    申请日：2003-11-20

    申请人： Shigehiro Asano ,  Charles Ray Johns ,  Matthew Edward King ,  Peichun Peter Liu ,  David Mui ,  Jieming Qi

    发明人： Shigehiro Asano ,  Charles Ray Johns ,  Matthew Edward King ,  Peichun Peter Liu ,  David Mui ,  Jieming Qi

    IPC分类号： H04L12/56

    CPC分类号： H04L41/0896

    摘要： Disclosed is an apparatus which operates to substantially evenly distribute commands and/or data packets issued from a managed program or other entity over a given time period. The even distribution of these commands or data packets minimizes congestion in critical resources such as memory, I/O devices and/or the bus for transferring the data between source and destination. Any unmanaged commands or data packets are treated as in conventional technology.

    摘要翻译： 公开了一种操作以在给定时间段内基本上均匀分布从被管理程序或其他实体发出的命令和/或数据分组的装置。 这些命令或数据分组的均匀分布最大限度地减少了诸如存储器，I / O设备和/或用于在源和目的地之间传送数据的总线的关键资源的拥塞。 任何非托管命令或数据包都按常规技术处理。

    MEMORY SYSTEM
    8.
    发明申请
    MEMORY SYSTEM 有权
    记忆系统

    公开(公告)号：US20110185107A1

    公开(公告)日：2011-07-28

    申请号：US12529227

    申请日：2009-02-10

    申请人： Junji Yano ,  Hidenori Matsuzaki ,  Kosuke Hatsuda ,  Shigehiro Asano ,  Shinichi Kanno ,  Toshikatsu Hida

    发明人： Junji Yano ,  Hidenori Matsuzaki ,  Kosuke Hatsuda ,  Shigehiro Asano ,  Shinichi Kanno ,  Toshikatsu Hida

    IPC分类号： G06F12/00

    CPC分类号： G06F11/1451 ,  G06F11/1471 ,  G06F12/0246 ,  G06F12/06 ,  G06F2212/7207 ,  G11C7/20 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/10 ,  G11C16/105

    摘要： A memory system includes a volatile first storing unit, a nonvolatile second storing unit, and a controller. The controller performs data transfer, stores management information including a storage position of the data stored in the second storing unit into the first storing unit, and performs data management while updating the management information. The second storing unit has a management information storage area for storing management information storage information including management information in a latest state and a storage position of the management information. The storage position information is read by the controller during a startup operation of the memory system and includes a second pointer indicating a storage position of management information in a latest state in the management information storage area and a first pointer indicating a storage position of the second pointer. The first pointer is stored in a fixed area in the second storing unit and the second pointer is stored in an area excluding the fixed area in the second storing unit.

    摘要翻译： 存储系统包括易失性第一存储单元，非易失性第二存储单元和控制器。 控制器执行数据传送，将存储在第二存储单元中的数据的存储位置的管理信息存储到第一存储单元中，并且在更新管理信息的同时执行数据管理。 第二存储单元具有用于存储管理信息存储信息的管理信息存储区域，该管理信息存储信息包括最新状态的管理信息和管理信息的存储位置。 存储位置信息在存储器系统的启动操作期间由控制器读取，并且包括指示管理信息存储区域中处于最新状态的管理信息的存储位置的第二指针和指示第二存储器的存储位置的第一指针 指针。 第一指针存储在第二存储单元中的固定区域中，并且第二指针存储在除了第二存储单元中的固定区域之外的区域中。

    Apparatus and method for generating a secondary cache index
    10.
    发明授权
    Apparatus and method for generating a secondary cache index 失效
    用于生成二级缓存索引的装置和方法

    公开(公告)号：US07793047B2

    公开(公告)日：2010-09-07

    申请号：US11878019

    申请日：2007-07-20

    申请人： Shigehiro Asano

    发明人： Shigehiro Asano

    IPC分类号： G06F12/08 ,  G06F12/12

    CPC分类号： G06F12/0811 ,  G06F12/0864 ,  Y02D10/13

    摘要： An information processing apparatus includes: a main memory that stores data; a plurality of processors each provided with a primary cache memory; a secondary cache memory that is provided between the main memory and the processors, the secondary cache memory having larger capacity than the primary cache memory; and a cache controller that performs cache search on the secondary cache memory based on a second index uniquely generated by joining: 1) a bit string having a predetermined bit length; and 2) a first index that is included in a data access command transmitted from any one of the processors, the first index being used for performing cache search on the primary cache memory.

    摘要翻译： 信息处理装置包括：存储数据的主存储器; 多个处理器，每个处理器都具有主高速缓冲存储器; 提供在主存储器和处理器之间的二级高速缓冲存储器，二次高速缓冲存储器具有比主高速缓存存储器大的容量; 以及高速缓存控制器，其基于通过以下方式唯一地生成的第二索引来对二次高速缓冲存储器执行高速缓存搜索：1）具有预定位长度的位串; 以及2）包括在从任一个处理器发送的数据访问命令中的第一索引，第一索引被用于在主缓存存储器上执行高速缓存搜索。