公开(公告)号：US20050093620A1

公开(公告)日：2005-05-05

申请号：US10605855

申请日：2003-10-31

申请人： Shiu Ho ,  Ivan Wemple ,  Stephen Wyatt

发明人： Shiu Ho ,  Ivan Wemple ,  Stephen Wyatt

IPC分类号： H01L27/02 ,  H03K17/691 ,  H03K19/0175 ,  H03B1/00

CPC分类号： H03K19/017545 ,  H01L27/0251 ,  H03K17/691

摘要： An integrated circuit designed to reduce on-chip noise coupling. In one embodiment, circuit (60) includes the following: a circuit transformer (62) capable of converting a noise sensitive input reference clock signal to an output signal having a voltage compatible with a predetermined sink voltage logic level; and a biased receiver network (64) having a PFET current mirror (74) coupled with a NFET current (72), the biased receiver transistor network designed to multiply the transformer signal to offset a mutual coupling loss of the transformer. In at least one alternative embodiment, the input reference clock signal originates at an off-chip clock generator circuit (42) and the output signal from receiver (64) is input to a PLL (44). In another alternative embodiment, the transformer is a monolithic integrated transformer. Another alternative embodiment of the present invention is a method of reducing on-chip noise coupling.

摘要翻译： 一种集成电路，旨在减少片内噪声耦合。 在一个实施例中，电路（60）包括以下：电路变压器（62），其能够将噪声敏感的输入参考时钟信号转换成具有与预定接收电压逻辑电平兼容的电压的输出信号; 以及偏置的接收器网络（64），其具有与NFET电流（72）耦合的PFET电流镜（74），所述偏置的接收器晶体管网络被设计为将变压器信号乘以偏移变压器的互耦合损耗。 在至少一个备选实施例中，输入参考时钟信号起始于片外时钟发生器电路（42），并且来自接收机（64）的输出信号被输入到PLL（44）。 在另一替代实施例中，变压器是单片集成变压器。 本发明的另一替代实施例是减少片上噪声耦合的方法。

公开(公告)号：US20050110535A1

公开(公告)日：2005-05-26

申请号：US10707123

申请日：2003-11-21

申请人： Kerry Bernstein ,  Anthony Bonaccio ,  John Fifield ,  Allen Haar ,  Shiu Ho ,  Terence Hook ,  Michael Sorna ,  Stephen Wyatt

发明人： Kerry Bernstein ,  Anthony Bonaccio ,  John Fifield ,  Allen Haar ,  Shiu Ho ,  Terence Hook ,  Michael Sorna ,  Stephen Wyatt

IPC分类号： H03L7/06 ,  H03L7/089 ,  H03L7/093

CPC分类号： H03L7/093 ,  H03L7/0891

摘要： A circuit, including: a capacitor coupled between a first circuit node and a second circuit node and that leaks a leakage current from the first circuit node to the second circuit node; and a compensation circuit adapted to supply a compensatory current to compensate for the leakage current to the first circuit node.

摘要翻译： 一种电路，包括：电容器，耦合在第一电路节点和第二电路节点之间，并且泄漏电流从第一电路节点泄漏到第二电路节点; 以及补偿电路，其适于提供补偿电流以补偿到第一电路节点的漏电流。

公开(公告)号：US20050110536A1

公开(公告)日：2005-05-26

申请号：US10707178

申请日：2003-11-25

申请人： Shiu Ho

发明人： Shiu Ho

IPC分类号： H03L7/089 ,  H03L7/06

CPC分类号： H03L7/0891

摘要： A structure and associated method for reducing a static phase error in a phase-locked loop circuit. The phase-locked loop circuit comprises a voltage controlled oscillator and a phase frequency detector. The voltage controlled oscillator is adapted to provide a first clock signal comprising a first frequency. The phase frequency detector is adapted to compare the first clock signal comprising the first frequency to a reference clock signal comprising a reference frequency. The phase frequency detector comprises a programmable circuit adapted to vary a minimum pulse width of an increment pulse and a minimum pulse width of a decrement pulse. The programmable circuit is further adapted to reduce a static phase error of the phase locked-loop circuit.

摘要翻译： 一种降低锁相环电路静态相位误差的结构和相关方法。 锁相环电路包括压控振荡器和相位频率检测器。 压控振荡器适于提供包括第一频率的第一时钟信号。 相位频率检测器适于将包括第一频率的第一时钟信号与包括参考频率的参考时钟信号进行比较。 相位频率检测器包括可编程电路，其适于改变增量脉冲的最小脉冲宽度和递减脉冲的最小脉冲宽度。 可编程电路还适于减小锁相环电路的静态相位误差。