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18 条记录 (耗时 0.031 秒)

    High speed bus with tree structure for selecting bus driver
    1.
    发明授权
    High speed bus with tree structure for selecting bus driver 失效
    具有树型结构的高速总线，用于选择公共汽车司机

    公开(公告)号：US5936424A

    公开(公告)日：1999-08-10

    申请号：US950380

    申请日：1997-10-14

    申请人： Steven P. Young ,  Kamal Chaudhary ,  Shekhar Bapat ,  Sridhar Krishnamurthy ,  Philip D. Costello

    发明人： Steven P. Young ,  Kamal Chaudhary ,  Shekhar Bapat ,  Sridhar Krishnamurthy ,  Philip D. Costello

    IPC分类号： H03K19/0175 ,  H03K19/173 ,  H03K19/0185 ,  H03K19/177

    CPC分类号： H03K19/1737 ,  H03K19/017581

    摘要： According to the invention, a structure is provided for driving a bus line that is both fast and small. Instead of a plurality of tristate buffers, one for each input signal, a plurality of multiplexers or gates is connected into a tree structure. The tristate enable line of the tristate buffer becomes the control line for enabling the tree structure to place its own input signal onto the bus instead of propagating the signal already on the bus. A buffer element then allows the resulting signal to be tapped from the bus. One embodiment of the invention includes lookahead logic similar to a lookahead carry chain. This allows large numbers of input lines to be connected to a bus line while retaining high speed. The symmetrical delay of a tree structure minimizes the greatest delay and thus increases predicted speed.

    摘要翻译： 根据本发明，提供一种用于驱动快速且小的总线的结构。 代替多个三态缓冲器，每个输入信号一个，多个多路复用器或门连接到树结构中。 三态缓冲器的三态使能线路成为控制线，用于使树结构能够将其自己的输入信号放置在总线上，而不是传播已经在总线上的信号。 然后，缓冲元件允许从总线中抽出所得到的信号。 本发明的一个实施例包括类似于前瞻携带链的前瞻逻辑。 这允许大量输入线连接到总线，同时保持高速。 树结构的对称延迟使最大延迟最小化，从而增加预测速度。

    Configurable logic element with fast feedback paths
    3.
    发明授权
    Configurable logic element with fast feedback paths 失效
    具有快速反馈路径的可组态逻辑元件

    公开(公告)号：US5963050A

    公开(公告)日：1999-10-05

    申请号：US823265

    申请日：1997-03-24

    申请人： Steven P. Young ,  Bernard J. New ,  Nicolas John Camilleri ,  Trevor J. Bauer ,  Shekhar Bapat ,  Kamal Chaudhary ,  Sridhar Krishnamurthy

    发明人： Steven P. Young ,  Bernard J. New ,  Nicolas John Camilleri ,  Trevor J. Bauer ,  Shekhar Bapat ,  Kamal Chaudhary ,  Sridhar Krishnamurthy

    IPC分类号： H01L25/00 ,  H03K19/173 ,  H03K19/177

    CPC分类号： H03K19/1737 ,  H03K19/17704 ,  H03K19/17736 ,  H03K19/17796

    摘要： The invention provides an FPGA interconnect structure preferably included in an array of identical tiles. Each tile comprises a logic block that includes a Configurable Logic Element (CLE) and an output multiplexer. Fast feedback paths are provided within the logic block to connect the CLE outputs to the CLE inputs, either directly or through an input multiplexer. The fast feedback paths bypass the output multiplexer and therefore provide faster feedback than can be obtained in most conventional FPGA logic blocks. In one embodiment, the fast feedback paths provide the ability for all function generators in one CLE to drive each other through fast feedback paths, regardless of how logic is mapped into the function generators of the CLE.

    摘要翻译： 本发明提供了优选地包括在相同瓦片阵列中的FPGA互连结构。 每个瓦片包括包括可配置逻辑元件（CLE）和输出多路复用器的逻辑块。 在逻辑块内提供快速反馈路径，以将CLE输出直接或通过输入多路复用器连接到CLE输入。 快速反馈路径绕过输出多路复用器，因此提供比在大多数常规FPGA逻辑块中可以获得的更快的反馈。 在一个实施例中，快速反馈路径提供了一个CLE中的所有功能发生器通过快速反馈路径彼此驱动的能力，而不管逻辑如何映射到CLE的函数发生器中。

    Configurable logic element with ability to evaluate five and six input functions
    4.
    发明授权
    Configurable logic element with ability to evaluate five and six input functions 失效
    可配置逻辑元件，具有评估五个和六个输入功能的能力

    公开(公告)号：US5920202A

    公开(公告)日：1999-07-06

    申请号：US835088

    申请日：1997-04-04

    申请人： Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    发明人： Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    IPC分类号： H01L25/00 ,  H03K19/173 ,  H03K19/177 ,  G06F7/38

    CPC分类号： H03K19/17728 ,  H03K19/1737 ,  H03K19/17704

    摘要： The invention provides a Configurable Logic Element (CLE) preferably included in each of an array of identical tiles. A CLE according to the invention has four function generators. The outputs of two function generators are combined with a fifth independent input in a five-input-function multiplexer or function generator to produce an output that can be any function of five inputs, or some functions of up to nine inputs. The outputs of the other two function generators are similarly combined. The outputs of the two five-input-function multiplexers or function generators are then combined with a sixth independent input in a first six-input-function multiplexer or function generator, and with a different sixth independent input in a second six-input-function multiplexer or function generator. The two six-input-function multiplexers or function generators therefore produce two outputs of which one can be any function of six inputs; the other output can be any function of six inputs provided that five inputs are shared between the two 6-input functions. Some functions of up to nineteen inputs can also be generated in a single CLE.

    摘要翻译： 本发明提供了优选地包括在相同瓦片的阵列中的每一个中的可配置逻辑元件（CLE）。 根据本发明的CLE具有四个功能发生器。 两个功能发生器的输出与五输入功能多路复用器或函数发生器中的第五个独立输入组合，以产生可以是五个输入或多达九个输入的一些功能的输出。 其他两个功能发生器的输出类似地组合。 然后，两个五输入功能多路复用器或函数发生器的输出与第六个六输入函数多路复用器或函数发生器中的第六个独立输入组合，并在第六个六输入函数中与不同的第六独立输入进行组合 多路复用器或函数发生器。 因此，两个六输入功能多路复用器或函数发生器产生两个输出，其中一个可以是六个输入的任何功能; 另外的输出可以是六个输入的任何功能，只要在两个6输入功能之间共享五个输入。 也可以在单个CLE中生成多达十九个输入的某些功能。

    Wide logic gate implemented in an FPGA configurable logic element
    5.
    发明授权
    Wide logic gate implemented in an FPGA configurable logic element 有权
    宽逻辑门在FPGA可配置逻辑元件中实现

    公开(公告)号：US06201410B1

    公开(公告)日：2001-03-13

    申请号：US09374470

    申请日：1999-08-13

    申请人： Bernard J. New ,  Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    发明人： Bernard J. New ,  Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    IPC分类号： H01L2500

    CPC分类号： H03K19/17736 ,  H03K19/1737 ,  H03K19/17704 ,  H03K19/17728 ,  H03K19/1778

    摘要： The invention allows the implementation of common wide logic functions using only two function generators of a field programmable gate array. One embodiment of the invention provides a structure for implementing a wide AND-gate in an FPGA configurable logic element (CLE) or portion thereof that includes no more than two function generators. First and second function generators are configured as AND-gates, the output signals (first and second AND signals) being combined in a 2-to-1 multiplexer controlled by the first AND signal, “0” selecting the first AND signal and “1” selecting the second AND signal. Therefore, a wide AND-gate is provided having a number of input signals equal to the total number of input signals for the two function generators. In another embodiment, a wide OR-gate is provided by configuring the function generators as OR-gates and controlling the multiplexer using the second OR signal.

    摘要翻译： 本发明允许仅使用现场可编程门阵列的两个函数发生器实现普通的宽逻辑功能。 本发明的一个实施例提供了一种用于在FPGA可配置逻辑元件（CLE）或其部分中实现宽的与门的结构，其包括不超过两个功能发生器。 第一和第二功能发生器被配置为与门，输出信号（第一和第二AND信号）被组合在由第一AND信号控制的2对1多路复用器中，选择第一AND信号为“0”和“1” “选择第二个AND信号。 因此，提供了具有等于两个功能发生器的输入信号的总数的多个输入信号的宽AND门。 在另一个实施例中，通过将功能发生器配置为OR门并使用第二OR信号来控制多路复用器来提供宽的或门。

    Configurable logic element with ability to evaluate five and six input functions
    6.
    发明授权
    Configurable logic element with ability to evaluate five and six input functions 有权
    可配置逻辑元件，具有评估五个和六个输入功能的能力

    公开(公告)号：US6051992A

    公开(公告)日：2000-04-18

    申请号：US283472

    申请日：1999-04-01

    申请人： Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    发明人： Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    IPC分类号： H01L25/00 ,  H03K19/173 ,  H03K19/177

    CPC分类号： H03K19/17728 ,  H03K19/1737 ,  H03K19/17704

    摘要： The invention provides a Configurable Logic Element (CLE) preferably included in each of an array of identical tiles. A CLE according to the invention has four function generators. The outputs of two function generators are combined with a fifth independent input in a five-input-function multiplexer or function generator to produce an output that can be any function of five inputs, or some functions of up to nine inputs. The outputs of the other two function generators are similarly combined. The outputs of the two five-input-function multiplexers or function generators are then combined with a sixth independent input in a six-input-function multiplexer or function generator. The six-input-function multiplexer or function generator therefore produces an output that can be any function of up to six inputs. Some functions of up to nineteen inputs can also be generated in a single CLE.

    摘要翻译： 本发明提供了优选地包括在相同瓦片的阵列中的每一个中的可配置逻辑元件（CLE）。 根据本发明的CLE具有四个功能发生器。 两个功能发生器的输出与五输入功能多路复用器或函数发生器中的第五个独立输入组合，以产生可以是五个输入或多达九个输入的一些功能的输出。 其他两个功能发生器的输出类似地组合。 然后，两个五输入功能多路复用器或函数发生器的输出与六输入函数多路复用器或函数发生器中的第六个独立输入相组合。 因此，六输入功能多路复用器或函数发生器产生的输出可以是多达六个输入的任何功能。 也可以在单个CLE中生成多达十九个输入的某些功能。

    Multiplexer for implementing logic functions in a programmable logic device
    7.
    发明授权
    Multiplexer for implementing logic functions in a programmable logic device 有权
    用于在可编程逻辑器件中实现逻辑功能的多路复用器

    公开(公告)号：US06362648B1

    公开(公告)日：2002-03-26

    申请号：US09712038

    申请日：2000-11-13

    申请人： Bernard J. New ,  Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    发明人： Bernard J. New ,  Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    IPC分类号： G06F738

    CPC分类号： H03K19/17736 ,  H03K19/1737 ,  H03K19/17704 ,  H03K19/17728 ,  H03K19/1778

    摘要： The invention allows the implementation of common wide logic functions using only two function generators of a field programmable gate array. One embodiment of the invention provides a structure for implementing a wide AND-gate in an FPGA configurable logic element (CLE) or portion thereof that includes no more than two function generators. First and second function generators are configured as AND-gates, the output signals (first and second AND signals) being combined in a 2-to-1 multiplexer controlled by the first AND signal, “0” selecting the first AND signal and “1” selecting the second AND signal. Therefore, a wide AND-gate is provided having a number of input signals equal to the total number of input signals for the two function generators. In another embodiment, a wide OR-gate is provided by configuring the function generators as OR-gates and controlling the multiplexer using the second OR signal.

    摘要翻译： 本发明允许仅使用现场可编程门阵列的两个函数发生器实现普通的宽逻辑功能。 本发明的一个实施例提供了一种用于在FPGA可配置逻辑元件（CLE）或其部分中实现宽的与门的结构，其包括不超过两个功能发生器。 第一和第二功能发生器被配置为与门，输出信号（第一和第二AND信号）被组合在由第一AND信号控制的2对1多路复用器中，选择第一AND信号为“0”和“1” “选择第二个AND信号。 因此，提供了具有等于两个功能发生器的输入信号的总数的多个输入信号的宽AND门。 在另一个实施例中，通过将功能发生器配置为OR门并使用第二OR信号来控制多路复用器来提供宽的或门。

    Configurable logic element with ability to evaluate wide logic functions
    8.
    发明授权
    Configurable logic element with ability to evaluate wide logic functions 有权
    可配置逻辑元件，具有评估宽逻辑功能的能力

    公开(公告)号：US6124731A

    公开(公告)日：2000-09-26

    申请号：US480845

    申请日：2000-01-10

    申请人： Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    发明人： Steven P. Young ,  Shekhar Bapat ,  Kamal Chaudhary ,  Trevor J. Bauer ,  Roman Iwanczuk

    IPC分类号： H01L25/00 ,  H03K19/173 ,  H03K19/177

    CPC分类号： H03K19/17728 ,  H03K19/1737 ,  H03K19/17704

    摘要： The invention provides a Configurable Logic Element (CLE) preferably included in each of an array of identical tiles. A CLE according to the invention has four function generators. The outputs of two function generators are combined with a fifth independent input in a five-input-function multiplexer or function generator to produce an output that can be any function of five inputs, or some functions of up to nine inputs. The outputs of the other two function generators are similarly combined. The outputs of the two five-input-function multiplexers or function generators are then combined with a sixth independent input in a six-input-function multiplexer or function generator. The six-input-function multiplexer or function generator therefore produces an output that can be any function of up to six inputs. Some functions of up to nineteen inputs can also be generated in a single CLE.

    摘要翻译： 本发明提供了优选地包括在相同瓦片的阵列中的每一个中的可配置逻辑元件（CLE）。 根据本发明的CLE具有四个功能发生器。 两个功能发生器的输出与五输入功能多路复用器或函数发生器中的第五个独立输入相结合，以产生可以是五个输入或多达九个输入的一些功能的输出。 其他两个功能发生器的输出类似地组合。 然后，两个五输入功能多路复用器或函数发生器的输出与六输入函数多路复用器或函数发生器中的第六个独立输入相组合。 因此，六输入功能多路复用器或函数发生器产生的输出可以是多达六个输入的任何功能。 也可以在单个CLE中生成多达十九个输入的某些功能。

    High speed bidirectional bus with multiplexers
    9.
    发明授权
    High speed bidirectional bus with multiplexers 失效
    具有多路复用器的高速双向总线

    公开(公告)号：US5847580A

    公开(公告)日：1998-12-08

    申请号：US729065

    申请日：1996-10-10

    申请人： Shekhar Bapat ,  Sridhar Krishnamurthy

    发明人： Shekhar Bapat ,  Sridhar Krishnamurthy

    IPC分类号： H03K19/173 ,  H03K19/0175

    CPC分类号： H03K19/1737

    摘要： A multiplexer chain is coupled to two logic gates which in turn propagate their respective output signals in different directions, thereby providing bidirectional signal distribution. The output lines of multiple multiplexer chains are combined together using a logic gate chain to create a bus line with a larger number of drivers while substantially maintaining switching speed and flexibility in routability. In one embodiment, two OR chains propagate signals in opposite directions. The top OR chain combines the outputs of all the multiplexer chains to its left. Similarly, the bottom OR chain combines the outputs of all the multiplexer chains to its right. The output of the entire bus is provided at both the leftmost and the rightmost end of the OR chain. The bus output is also provided at tap points by combining the outputs of the top logic gate chain and the bottom logic gate chain using a logic gate. The top logic gate chain provides the outputs of all drivers to the left of the tap point while the bottom logic gate chain provides the outputs of all drivers to the right of the tap point.

    摘要翻译： 多路复用器链耦合到两个逻辑门，其又在不同方向上传播它们各自的输出信号，由此提供双向信号分配。 使用逻辑门链将多个多路复用器链的输出线组合在一起，以创建具有更多数量驱动器的总线，同时基本上保持了可切换的切换速度和灵活性。 在一个实施例中，两个OR链沿相反方向传播信号。 顶部OR链将所有多路复用器链的输出组合到其左侧。 类似地，底部OR链将所有多路复用器链的输出组合到其右侧。 整个总线的输出端设在OR链的最左端和最右端。 总线输出也通过使用逻辑门组合顶部逻辑门链和底部逻辑门链的输出而在抽头点处提供。 顶部逻辑门链提供所有驱动器在分接点左侧的输出，而底部逻辑门链提供所有驱动器在分接点右侧的输出。