公开(公告)号：US20100182043A1

公开(公告)日：2010-07-22

申请号：US12663467

申请日：2008-09-01

申请人： Tatsuya Tetsukawa ,  Kazuhiro Okabayashi

发明人： Tatsuya Tetsukawa ,  Kazuhiro Okabayashi

IPC分类号： H03K19/173

CPC分类号： G06F17/5054 ,  H03K19/177

摘要： A reconfigurable device includes a first control unit (102) for outputting configuration data and accompanying information, a first storing unit (103) for receiving and storing the accompanying information, and a reconfigurable core (104) for receiving the configuration data and reconfiguring a circuit, wherein information in the first storing unit (103) is read by an external device such as a central processing unit (CPU), and thereby, information about a circuit configured in the reconfigurable core (104) is obtained.

摘要翻译： 一种可重构装置，包括用于输出配置数据和伴随信息的第一控制单元（102），用于接收和存储伴随信息的第一存储单元（103）和用于接收配置数据并重配置电路 其中，第一存储单元（103）中的信息由诸如中央处理单元（CPU）的外部设备读取，从而获得关于在可重构核心（104）中配置的电路的信息。

公开(公告)号：US07551001B2

公开(公告)日：2009-06-23

申请号：US11667302

申请日：2006-10-02

申请人： Tatsuya Tetsukawa ,  Minoru Okamoto ,  Shinichi Marui

发明人： Tatsuya Tetsukawa ,  Minoru Okamoto ,  Shinichi Marui

IPC分类号： H03K19/173

CPC分类号： H03K19/1774 ,  G06F17/5054

摘要： A plurality of logic element groups LEG11 to LEG33 respectively include at least one logic element as a component of a reconfigurable semiconductor integrated circuit. Between any logic element groups engaging in data transmission/reception, e.g., LEG11 and LEG12, clock out terminal and clock in terminal are connected via a line while data out terminal and data in terminal are connected via a delay element 101. The logic element groups LEG11 to LEG33 are therefore independent of one another in terms of timing design. Thus, if redesign is necessary for a semiconductor integrated circuit completed with a plurality of logic element groups, only a new circuit may be designed and connected to an existing circuit, or an unnecessary logic element group may just be removed, to complete a new semiconductor integrated circuit.

摘要翻译： 多个逻辑元件组LEG11至LEG33分别包括作为可重构半导体集成电路的组件的至少一个逻辑元件。 在进行数据发送/接收的任何逻辑元件组（例如LEG11和LEG12）之间，终端中的时钟输出端子和时钟经由线路连接，而数据输出端子和端子中的数据通过延迟元件101连接。逻辑元件组 因此，LEG11至LEG33在时序设计方面彼此独立。 因此，如果对于用多个逻辑元件组完成的半导体集成电路进行重新设计，则可以仅设计新的电路并将其连接到现有的电路，或者可以去除不必要的逻辑元件组以完成新的半导体 集成电路。

公开(公告)号：US20080061834A1

公开(公告)日：2008-03-13

申请号：US11667302

申请日：2006-10-02

申请人： Tatsuya Tetsukawa ,  Minoru Okamoto ,  Shinichi Marui

发明人： Tatsuya Tetsukawa ,  Minoru Okamoto ,  Shinichi Marui

IPC分类号： H03K19/00

CPC分类号： H03K19/1774 ,  G06F17/5054

摘要： A plurality of logic element groups LEG11 to LEG33 respectively include at least one logic element as a component of a reconfigurable semiconductor integrated circuit. Between any logic element groups engaging in data transmission/reception, e.g., LEG11 and LEG12, clock out terminal and clock in terminal are connected via a line while data out terminal and data in terminal are connected via a delay element 101. The logic element groups LEG11 to LEG33 are therefore independent of one another in terms of timing design. Thus, if redesign is necessary for a semiconductor integrated circuit completed with a plurality of logic element groups, only a new circuit may be designed and connected to an existing circuit, or an unnecessary logic element group may just be removed, to complete a new semiconductor integrated circuit.

摘要翻译： 多个逻辑元件组LEG 11至LEG 33分别包括作为可重构半导体集成电路的组件的至少一个逻辑元件。 在进行数据发送/接收的任何逻辑元件组（例如LEG 11和LEG 12）之间，终端中的时钟输出端和时钟通过线连接，而终端中的数据输出端和数据通过延迟元件101连接。逻辑 元素组LEG 11至LEG 33在时序设计方面因此彼此独立。 因此，如果对于用多个逻辑元件组完成的半导体集成电路进行重新设计，则可以仅设计新的电路并将其连接到现有的电路，或者可以去除不必要的逻辑元件组以完成新的半导体 集成电路。