公开(公告)号：US09448879B2

公开(公告)日：2016-09-20

申请号：US13994105

申请日：2011-12-22

申请人： Theodros Yigzaw ,  Oded Lempel ,  Hisham Shafi ,  Geeyarpuram N. Santhanakrishnan ,  Jose A. Vargas ,  Ganapati N Srinivasa ,  Mohan J Kumar ,  Larisa Novakovsky ,  Lihu Rappoport ,  Chen Koren ,  Julius Mandelblat ,  Michael Mishaeli

发明人： Theodros Yigzaw ,  Oded Lempel ,  Hisham Shafi ,  Geeyarpuram N. Santhanakrishnan ,  Jose A. Vargas ,  Ganapati N Srinivasa ,  Mohan J Kumar ,  Larisa Novakovsky ,  Lihu Rappoport ,  Chen Koren ,  Julius Mandelblat ,  Michael Mishaeli

IPC分类号： G06F11/00 ,  G06F11/10 ,  G06F11/14 ,  G06F11/07

CPC分类号： G06F11/1064 ,  G06F11/0793 ,  G06F11/1016 ,  G06F11/1407

摘要： An apparatus and method are described for detecting and correcting instruction fetch errors within a processor core. For example, in one embodiment, an instruction processing apparatus for detecting and recovering from instruction fetch errors comprises, the instruction processing apparatus performing the operations of: detecting an error associated with an instruction in response to an instruction fetch operation; and determining if the instruction is from a speculative access, wherein if the instruction is not from a speculative access, then responsively performing one or more operations to ensure that the error does not corrupt an architectural state of the processor core.

摘要翻译： 描述了用于检测和校正处理器核心内的指令获取错误的装置和方法。 例如，在一个实施例中，用于从指令获取错误中检测和恢复的指令处理装置包括：指令处理装置执行以下操作：响应于指令提取操作检测与指令相关联的错误; 以及确定所述指令是否来自投机访问，其中如果所述指令不是来自投机访问，则响应地执行一个或多个操作以确保所述错误不会破坏所述处理器核心的架构状态。

公开(公告)号：US20140298140A1

公开(公告)日：2014-10-02

申请号：US13994105

申请日：2011-12-22

申请人： Theodros Yigzaw ,  Oded Lempel ,  Hisham Hafi ,  Geeyarpuram N Santhanakrisnan ,  Jose A Vargas ,  Ganapati N Srinivasa ,  Mohan J Kumar ,  Larisa Novakovsky ,  Lihu Rappoport ,  Chen Koren ,  Julius Yuli Mandelblat

发明人： Theodros Yigzaw ,  Oded Lempel ,  Hisham Hafi ,  Geeyarpuram N Santhanakrisnan ,  Jose A Vargas ,  Ganapati N Srinivasa ,  Mohan J Kumar ,  Larisa Novakovsky ,  Lihu Rappoport ,  Chen Koren ,  Julius Yuli Mandelblat

IPC分类号： G06F11/10

CPC分类号： G06F11/1064 ,  G06F11/0793 ,  G06F11/1016 ,  G06F11/1407

摘要： An apparatus and method are described for detecting and correcting instruction fetch errors within a processor core. For example, in one embodiment, an instruction processing apparatus for detecting and recovering from instruction fetch errors comprises, the instruction processing apparatus performing the operations of: detecting an error associated with an instruction in response to an instruction fetch operation; and determining if the instruction is from a speculative access, wherein if the instruction is not from a speculative access, then responsively performing one or more operations to ensure that the error does not corrupt an architectural state of the processor core.

摘要翻译： 描述了用于检测和校正处理器核心内的指令获取错误的装置和方法。 例如，在一个实施例中，用于从指令获取错误中检测和恢复的指令处理装置包括：指令处理装置执行以下操作：响应于指令获取操作检测与指令相关联的错误; 以及确定所述指令是否来自投机访问，其中如果所述指令不是来自投机访问，则响应地执行一个或多个操作以确保所述错误不会破坏所述处理器核心的架构状态。

公开(公告)号：US20100138608A1

公开(公告)日：2010-06-03

申请号：US12317959

申请日：2008-12-31

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

IPC分类号： G06F12/00

CPC分类号： G06F12/0806 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除对应于所记录的指令 - 高速缓存方式的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

公开(公告)号：US08782374B2

公开(公告)日：2014-07-15

申请号：US12326882

申请日：2008-12-02

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F12/10

CPC分类号： G06F12/1027 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/126 ,  G06F2212/652 ,  Y02D10/13

摘要： Methods and apparatus for inclusion of TLB (translation look-aside buffer) in processor micro-op caches are disclosed. Some embodiments for inclusion of TLB entries have micro-op cache inclusion fields, which are set responsive to accessing the TLB entry. Inclusion logic may the flush the micro-op cache or portions of the micro-op cache and clear corresponding inclusion fields responsive to a replacement or invalidation of a TLB entry whenever its associated inclusion field had been set. Front-end processor state may also be cleared and instructions refetched when replacement resulted from a TLB miss.

摘要翻译： 公开了在处理器微操作高速缓存中包含TLB（翻译后备缓冲器）的方法和装置。 包含TLB条目的一些实施例具有响应于访问TLB条目设置的微操作高速缓存包含字段。 包含逻辑可以刷新微操作高速缓存或微操作高速缓存的部分，并且每当其相关联的包含字段被设置时响应于TLB条目的替换或无效而清除相应的包含字段。 前端处理器状态也可以被清除，并且在由TLB未命中引起替换时，指令被重新指定。

公开(公告)号：US20100138610A1

公开(公告)日：2010-06-03

申请号：US12326882

申请日：2008-12-02

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ron Gabor ,  Gregory Pribush ,  Lior Libis

IPC分类号： G06F12/00

CPC分类号： G06F12/1027 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1036 ,  G06F12/1045 ,  G06F12/126 ,  G06F2212/652 ,  Y02D10/13

摘要： Methods and apparatus for inclusion of TLB (translation look-aside buffer) in processor micro-op caches are disclosed. Some embodiments for inclusion of TLB entries have micro-op cache inclusion fields, which are set responsive to accessing the TLB entry. Inclusion logic may the flush the micro-op cache or portions of the micro-op cache and clear corresponding inclusion fields responsive to a replacement or invalidation of a TLB entry whenever its associated inclusion field had been set. Front-end processor state may also be cleared and instructions refetched when replacement resulted from a TLB miss.

摘要翻译： 公开了在处理器微操作高速缓存中包含TLB（翻译后备缓冲器）的方法和装置。 包含TLB条目的一些实施例具有响应于访问TLB条目设置的微操作高速缓存包含字段。 包含逻辑可以刷新微操作高速缓存或微操作高速缓存的部分，并且每当其相关联的包含字段被设置时响应于TLB条目的替换或无效而清除相应的包含字段。 前端处理器状态也可以被清除，并且在由TLB未命中引起替换时，指令被重新指定。

公开(公告)号：US08433850B2

公开(公告)日：2013-04-30

申请号：US12326885

申请日：2008-12-02

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Ilhyun Kim ,  Lior Libis ,  Ron Gabor ,  Oded Lempel

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Ilhyun Kim ,  Lior Libis ,  Ron Gabor ,  Oded Lempel

IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

CPC分类号： G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除对应于所记录的指令 - 高速缓存方式的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

公开(公告)号：US08127085B2

公开(公告)日：2012-02-28

申请号：US12317959

申请日：2008-12-31

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

IPC分类号： G06F12/06

CPC分类号： G06F12/0806 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除与记录的指令 - 高速缓存方式对应的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

公开(公告)号：US20050262332A1

公开(公告)日：2005-11-24

申请号：US10404384

申请日：2003-03-31

申请人： Lihu Rappoport ,  Ronny Ronen ,  Nicolas Kacevas ,  Oded Lempel

发明人： Lihu Rappoport ,  Ronny Ronen ,  Nicolas Kacevas ,  Oded Lempel

IPC分类号： G06F9/38 ,  G06F9/44

CPC分类号： G06F9/3806 ,  G06F9/322 ,  G06F9/3848

摘要： A system and method for predicting a branch target for a current instruction in a microprocessor, the system comprising a cache storing indirect branch instructions and a path register. The path register is updated on certain branches by an XOR operation on the path register and the branch instruction, followed by the addition of one or more bits to the register. The cache is indexed by performing an operation on a portion of the current instruction address and the path register; the entry returned, if any, may be used to predict the target of the current instruction.

摘要翻译： 一种用于预测微处理器当前指令的分支目标的系统和方法，该系统包括存储间接分支指令和路径寄存器的高速缓存器。 通过路径寄存器和分支指令上的异或运算，在某些分支上更新路径寄存器，然后向寄存器添加一个或多个位。 通过对当前指令地址和路径寄存器的一部分执行操作来对高速缓存进行索引; 返回的条目（如果有的话）可以用于预测当前指令的目标。

公开(公告)号：US06601161B2

公开(公告)日：2003-07-29

申请号：US09223303

申请日：1998-12-30

申请人： Lihu Rappoport ,  Ronny Ronen ,  Nicolas Kacevas ,  Oded Lempel

发明人： Lihu Rappoport ,  Ronny Ronen ,  Nicolas Kacevas ,  Oded Lempel

IPC分类号： G06F938

CPC分类号： G06F9/3806 ,  G06F9/3848

摘要： A system and method for predicting a branch target for a current instruction in a microprocessor, the system comprising a cache storing indirect branch instructions and a path register. The path register is updated on certain branches by an XOR operation on the path register and the branch instruction, followed by the addition of one or more bits to the register. The cache is indexed by performing an operation on a portion of the current instruction address and the path register; the entry returned, if any, may be used to predict the target of the current instruction.

摘要翻译： 一种用于预测微处理器当前指令的分支目标的系统和方法，该系统包括存储间接分支指令和路径寄存器的高速缓存器。 通过路径寄存器和分支指令上的异或运算，在某些分支上更新路径寄存器，然后向寄存器添加一个或多个位。 通过对当前指令地址和路径寄存器的一部分执行操作来对高速缓存进行索引; 返回的条目（如果有的话）可以用于预测当前指令的目标。

公开(公告)号：US20130346728A1

公开(公告)日：2013-12-26

申请号：US14012344

申请日：2013-08-28

申请人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

发明人： Ohad Falik ,  Lihu Rappoport ,  Ron Gabor ,  Yulia Kurolap ,  Michael Mishaeli

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/30032 ,  G06F9/30043 ,  G06F9/3017 ,  G06F9/30181 ,  G06F9/325 ,  G06F9/3855 ,  G06F9/3857

摘要： In one embodiment, the present invention includes an instruction decoder that can receive an incoming instruction and a path select signal and decode the incoming instruction into a first instruction code or a second instruction code responsive to the path select signal. The two different instruction codes, both representing the same incoming instruction may be used by an execution unit to perform an operation optimized for different data lengths. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一个指令解码器，其可以接收输入指令和路径选择信号，并且响应于路径选择信号将输入指令解码为第一指令代码或第二指令代码。 代表相同输入指令的两个不同的指令代码可以被执行单元用于执行针对不同数据长度优化的操作。 描述和要求保护其他实施例。