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    SEMICONDUCTOR STRUCTURE WITH MULTI-LAYER CONTACT ETCH STOP LAYER STRUCTURE
    4.
    发明申请
    SEMICONDUCTOR STRUCTURE WITH MULTI-LAYER CONTACT ETCH STOP LAYER STRUCTURE 有权
    具有多层接触蚀刻停止层结构的半导体结构

    公开(公告)号：US20120112289A1

    公开(公告)日：2012-05-10

    申请号：US12940022

    申请日：2010-11-04

    申请人： Tien-Chang Chang ,  Jing-Hao Chen ,  Ming-Tzong Yang

    发明人： Tien-Chang Chang ,  Jing-Hao Chen ,  Ming-Tzong Yang

    IPC分类号： H01L27/092 ,  H01L23/00

    CPC分类号： H01L21/823475 ,  H01L21/76832 ,  H01L21/76834 ,  H01L29/7833 ,  H01L29/7843

    摘要： A semiconductor device structure includes a substrate having a transistor thereon; a multi-layer contact etching stop layer (CESL) structure covering the transistor, the multi-layer CESL structure comprising a first CESL and a second CESL; and a dielectric layer on the second CESL. The first CESL is made of a material different from that of the second CESL, and the second CESL is made of a material different from that of the dielectric layer.

    摘要翻译： 半导体器件结构包括其上具有晶体管的衬底; 覆盖晶体管的多层接触蚀刻停止层（CESL）结构，包括第一CESL和第二CESL的多层CESL结构; 和第二CESL上的介电层。 第一个CESL由与第二个CESL不同的材料制成，而第二个CESL由与电介质层不同的材料制成。

    INTERCONNECTION STRUCTURE
    5.
    发明申请
    INTERCONNECTION STRUCTURE 审中-公开
    互连结构

    公开(公告)号：US20090057907A1

    公开(公告)日：2009-03-05

    申请号：US11847335

    申请日：2007-08-30

    申请人： Ming-Tzong Yang ,  Tien-Chang Chang

    发明人： Ming-Tzong Yang ,  Tien-Chang Chang

    IPC分类号： H01L23/52

    CPC分类号： H01L23/525 ,  H01L23/53214 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An interconnection structure includes an inter-layer dielectric; a topmost copper metal layer inlaid into the inter-layer dielectric; an insulating layer disposed on the inter-layer dielectric and the topmost copper metal layer; a via opening in the insulating layer for exposing a top surface of the topmost copper metal layer, wherein the via opening consists of an inwardly tapered upper via portion and a lower via portion having a substantially vertical sidewall profile; and an aluminum layer filling into the via opening.

    摘要翻译： 互连结构包括层间电介质; 镶嵌在层间电介质中的最上面的铜金属层; 设置在层间电介质和最上层的铜金属层上的绝缘层; 所述绝缘层中的通孔开口用于暴露最上面的铜金属层的顶表面，其中所述通孔由具有基本上垂直的侧壁轮廓的向内锥形的上通孔部分和下通孔部分组成; 以及填充到通孔中的铝层。

    Semiconductor structure with multi-layer contact etch stop layer structure
    6.
    发明授权
    Semiconductor structure with multi-layer contact etch stop layer structure 有权
    半导体结构具有多层接触蚀刻停止层结构

    公开(公告)号：US08669619B2

    公开(公告)日：2014-03-11

    申请号：US12940022

    申请日：2010-11-04

    申请人： Tien-Chang Chang ,  Jing-Hao Chen ,  Ming-Tzong Yang

    发明人： Tien-Chang Chang ,  Jing-Hao Chen ,  Ming-Tzong Yang

    IPC分类号： H01L27/092

    CPC分类号： H01L21/823475 ,  H01L21/76832 ,  H01L21/76834 ,  H01L29/7833 ,  H01L29/7843

    摘要： A semiconductor device structure includes a substrate having a transistor thereon; a multi-layer contact etching stop layer (CESL) structure covering the transistor, the multi-layer CESL structure comprising a first CESL and a second CESL; and a dielectric layer on the second CESL. The first CESL is made of a material different from that of the second CESL, and the second CESL is made of a material different from that of the dielectric layer.

    摘要翻译： 半导体器件结构包括其上具有晶体管的衬底; 覆盖晶体管的多层接触蚀刻停止层（CESL）结构，包括第一CESL和第二CESL的多层CESL结构; 和第二CESL上的介电层。 第一个CESL由与第二个CESL不同的材料制成，而第二个CESL由与电介质层不同的材料制成。

    DUAL CONTACT ETCH STOP LAYER PROCESS
    7.
    发明申请
    DUAL CONTACT ETCH STOP LAYER PROCESS 审中-公开
    双重接触蚀刻停止层工艺

    公开(公告)号：US20090215277A1

    公开(公告)日：2009-08-27

    申请号：US12037089

    申请日：2008-02-26

    申请人： Tung-Hsing Lee ,  Ming-Tzong Yang ,  Ching-Chung Ko ,  Tien-Chang Chang ,  Yu-Tung Chang

    发明人： Tung-Hsing Lee ,  Ming-Tzong Yang ,  Ching-Chung Ko ,  Tien-Chang Chang ,  Yu-Tung Chang

    IPC分类号： H01L21/31

    CPC分类号： H01L21/823807 ,  H01L21/823871 ,  H01L29/7843

    摘要： A dual CESL process includes: (1) providing a substrate having thereon a first device region, a second device region and a shallow trench isolation (STI) region between the first and second device regions; (2) forming a first-stress imparting film with a first stress over the substrate, wherein the first-stress imparting film does not cover the second device region; and (3) forming a second-stress imparting film with a second stress over the substrate, wherein the second-stress imparting film does not cover the first device region, an overlapped boundary between the first- and second-stress imparting films is created directly above the STI region, and wherein the overlapped boundary is placed in close proximity to the second device region in order to induce the first stress to a channel region thereof in a transversal direction.

    摘要翻译： 双CESL工艺包括：（1）提供其上具有第一和第二器件区域之间的第一器件区域，第二器件区域和浅沟槽隔离（STI）区域的衬底; （2）在所述基板上形成具有第一应力的第一应力赋予膜，其中所述第一应力赋予膜不覆盖所述第二器件区域; 和（3）在基板上形成具有第二应力的第二应力赋予膜，其中第二应力赋予膜不覆盖第一器件区域，直接产生第一和第二施加应力膜之间的重叠边界 在STI区域之上，并且其中重叠的边界被放置成紧邻第二器件区域，以便在横向方向上引起其沟道区域的第一应力。

    INTEGRATED INDUCTOR
    8.
    发明申请
    INTEGRATED INDUCTOR 有权
    集成电感器

    公开(公告)号：US20090261937A1

    公开(公告)日：2009-10-22

    申请号：US12493245

    申请日：2009-06-29

    申请人： Ching-Chung Ko ,  Tung-Hsing Lee ,  Kuei-Ti Chan ,  Tao Cheng ,  Ming-Tzong Yang

    发明人： Ching-Chung Ko ,  Tung-Hsing Lee ,  Kuei-Ti Chan ,  Tao Cheng ,  Ming-Tzong Yang

    IPC分类号： H01F5/00

    CPC分类号： H01L23/5227 ,  H01L28/10 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated inductor includes a winding consisting of an aluminum layer atop a passivation layer, wherein the aluminum layer does not extend into the passivation layer and has a thickness that is not less than about 2.0 micrometers. The passivation layer has a thickness not less than about 0.8 micrometers. By eliminating copper from the integrated inductor and increasing the thickness of the passivation layer, the distance between the bottom surface of the inductor structure and the main surface of the semiconductor substrate is increased, thus the parasitic substrate coupling may be reduced and the Q-factor may be improved. Besides, the increased thickness of the aluminum layer may help improve the Q-factor as well.

    摘要翻译： 集成电感器包括由钝化层顶部的铝层组成的绕组，其中铝层不延伸到钝化层中，并且具有不小于约2.0微米的厚度。 钝化层的厚度不小于约0.8微米。 通过从集成电感器中消除铜并增加钝化层的厚度，电感器结构的底表面与半导体衬底的主表面之间的距离增加，因此寄生衬底耦合可能会降低，Q因子 可以改进。 此外，铝层的增加的厚度也可以有助于改善Q因子。

    Integrated inductor
    9.
    发明授权
    Integrated inductor 有权
    集成电感

    公开(公告)号：US08860544B2

    公开(公告)日：2014-10-14

    申请号：US12493245

    申请日：2009-06-29

    申请人： Ching-Chung Ko ,  Tung-Hsing Lee ,  Kuei-Ti Chan ,  Tao Cheng ,  Ming-Tzong Yang

    发明人： Ching-Chung Ko ,  Tung-Hsing Lee ,  Kuei-Ti Chan ,  Tao Cheng ,  Ming-Tzong Yang

    IPC分类号： H01F5/00

    CPC分类号： H01L23/5227 ,  H01L28/10 ,  H01L2924/0002 ,  H01L2924/00

    摘要： An integrated inductor includes a winding consisting of an aluminum layer atop a passivation layer, wherein the aluminum layer does not extend into the passivation layer and has a thickness that is not less than about 2.0 micrometers. The passivation layer has a thickness not less than about 0.8 micrometers. By eliminating copper from the integrated inductor and increasing the thickness of the passivation layer, the distance between the bottom surface of the inductor structure and the main surface of the semiconductor substrate is increased, thus the parasitic substrate coupling may be reduced and the Q-factor may be improved. Besides, the increased thickness of the aluminum layer may help improve the Q-factor as well.

    摘要翻译： 集成电感器包括由钝化层顶部的铝层组成的绕组，其中铝层不延伸到钝化层中，并且具有不小于约2.0微米的厚度。 钝化层的厚度不小于约0.8微米。 通过从集成电感器中消除铜并增加钝化层的厚度，电感器结构的底表面与半导体衬底的主表面之间的距离增加，因此寄生衬底耦合可能会降低，Q因子 可以改进。 此外，铝层的增加的厚度也可以有助于改善Q因子。

    HIGH-VOLTAGE METAL-OXIDE-SEMICONDUCTOR DEVICE
    10.
    发明申请
    HIGH-VOLTAGE METAL-OXIDE-SEMICONDUCTOR DEVICE 有权
    高压金属氧化物半导体器件

    公开(公告)号：US20120168862A1

    公开(公告)日：2012-07-05

    申请号：US13419443

    申请日：2012-03-14

    申请人： Ming-Cheng Lee ,  Tao Cheng ,  Ming-Tzong Yang

    发明人： Ming-Cheng Lee ,  Tao Cheng ,  Ming-Tzong Yang

    IPC分类号： H01L29/78

    CPC分类号： H01L29/0847 ,  H01L29/0692 ,  H01L29/1045 ,  H01L29/1083 ,  H01L29/4983 ,  H01L29/7833 ,  H01L29/7835

    摘要： A high-voltage MOS transistor includes a gate overlying an active area of a semiconductor substrate; a drain doping region pulled back away from an edge of the gate by a distance L; a first lightly doped region between the gate and the drain doping region; a source doping region in a first ion well; and a second lightly doped region between the gate and the source doping region.

    摘要翻译： 高压MOS晶体管包括覆盖半导体衬底的有源区的栅极; 漏极掺杂区域从栅极的边缘拉回距离L; 在栅极和漏极掺杂区域之间的第一轻掺杂区域; 第一离子阱中的源极掺杂区; 以及在栅极和源极掺杂区域之间的第二轻掺杂区域。