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    Fast recalibration circuitry for input/output (IO) compensation finite state machine power-down-exit
    1.
    发明授权
    Fast recalibration circuitry for input/output (IO) compensation finite state machine power-down-exit 有权
    快速重新校准电路，用于输入/输出（IO）补偿有限状态机掉电

    公开(公告)号：US09292076B2

    公开(公告)日：2016-03-22

    申请号：US14027682

    申请日：2013-09-16

    申请人： Todd W. Mellinger ,  Nicholas J. Denier

    发明人： Todd W. Mellinger ,  Nicholas J. Denier

    IPC分类号： G06F1/32 ,  G11C29/02

    CPC分类号： G06F1/3243 ,  G06F1/3287 ,  G11C29/021 ,  G11C29/022 ,  G11C29/028 ,  Y02D10/152 ,  Y02D10/171

    摘要： Fast recalibration circuitry for input/output (IO) compensation finite state machine power-down exit is described. The fast recalibration circuitry includes a finite state machine having a volatile memory to store an IO compensation setting and a power supply coupled to the volatile memory to provide power to the volatile memory. The fast recalibration circuitry includes a persistent memory coupled to the volatile memory and one or more circuits, coupled to the volatile memory and the persistent memory, to identify an event to enter a power-down mode, wherein the power-down mode comprises the power supply removing power from the volatile memory and transfer the IO compensation setting in the volatile memory to the persistent memory prior to the power supply removing the power from the volatile memory.

    摘要翻译： 描述了用于输入/输出（IO）补偿有限状态机掉电退出的快速重新校准电路。 快速重新校正电路包括具有易失性存储器以存储IO补偿设置的有限状态机和耦合到易失性存储器以向易失性存储器供电的电源。 快速重新校准电路包括耦合到易失性存储器的持久存储器和耦合到易失性存储器和持久存储器的一个或多个电路，以识别进入掉电模式的事件，其中掉电模式包括电源 从易失性存储器中提供电力，并将易失性存储器中的IO补偿设置传送到持久存储器，然后再从易失性存储器中取出电源。

    System and method for reducing leakage in memory cells using wordline control
    3.
    发明授权
    System and method for reducing leakage in memory cells using wordline control 有权
    使用字线控制减少存储单元泄漏的系统和方法

    公开(公告)号：US06940778B2

    公开(公告)日：2005-09-06

    申请号：US10697679

    申请日：2003-10-29

    申请人： Todd W. Mellinger ,  J. Michael Hill ,  Jonathan E. Lachman

    发明人： Todd W. Mellinger ,  J. Michael Hill ,  Jonathan E. Lachman

    IPC分类号： G11C5/14 ,  G11C7/00 ,  G11C11/00

    CPC分类号： G11C5/14

    摘要： An embodiment of the invention provides a circuit for reducing power in memory cells. The input of the circuit is connected to the wordline of the memory cells. When the wordline is active, the output of the circuit applies a voltage near VDD to the positive voltage supply node of the memory cells. When the wordline is inactive, the output of the circuit applies a voltage that is reduced by at least one Vt from VDD to the positive voltage supply node of the memory cells.

    摘要翻译： 本发明的实施例提供了一种用于降低存储器单元中的功率的电路。 电路的输入端连接到存储单元的字线。 当字线有效时，电路的输出将VDD附近的电压施加到存储单元的正电压供应节点。 当字线不活动时，电路的输出将从VDD降低至少一个V SUB的电压到存储单元的正电压供应节点。

    Bitline splitter
    4.
    发明授权
    Bitline splitter 失效
    位线分路器

    公开(公告)号：US06580635B1

    公开(公告)日：2003-06-17

    申请号：US10133946

    申请日：2002-04-25

    申请人： Todd W. Mellinger ,  Jonathan E. Lachman ,  John Wuu

    发明人： Todd W. Mellinger ,  Jonathan E. Lachman ,  John Wuu

    IPC分类号： G11C1140

    CPC分类号： G11C7/12 ,  G11C7/18

    摘要： During read operations of a column of RAM cells, a bitline is electrically broken into two sections. This reduces the capacitance that needs to be discharged by the RAM cell itself. A buffer is used during the read operation to relay data from one part of the split bitline to the other. A weak pullup path is also provided to hold the non-driven end of the line in a stable condition. During non-read operations, the two sections of bitline are electrically connected.

    摘要翻译： 在一列RAM单元的读操作期间，位线被电分为两部分。 这就降低了RAM单元本身需要放电的电容。 在读取操作期间使用缓冲器将数据从分割位线的一部分中继到另一部分。 还提供弱上拉路径以将线的非驱动端保持在稳定状态。 在非读取操作期间，位线的两个部分电连接。

    Dynamic logic MUX
    5.
    发明授权
    Dynamic logic MUX 失效
    动态逻辑MUX

    公开(公告)号：US06549060B1

    公开(公告)日：2003-04-15

    申请号：US10177868

    申请日：2002-06-19

    申请人： Todd W. Mellinger ,  Jonathan E. Lachman ,  Michael Umphlett

    发明人： Todd W. Mellinger ,  Jonathan E. Lachman ,  Michael Umphlett

    IPC分类号： H03K1762

    CPC分类号： H03K17/693 ,  H03K17/161

    摘要： A dynamic logic multiplexer has pull-ups on its input signals that pull-up the input signals when not selected. This reduces leakage current that may contribute to incorrect switching of the output. The output stage of the multiplexer includes a latched dynamic node followed by two gain stages, and an open-drain output.

    摘要翻译： 动态逻辑多路复用器在其输入信号上具有上拉电平，在未选择时上拉输入信号。 这可以减少可能导致输出错误切换的漏电流。 多路复用器的输出级包括一个锁存的动态节点，随后是两个增益级和一个开漏输出。

    FAST RECALIBRATION CIRCUITRY FOR INPUT/OUTPUT (IO) COMPENSATION FINITE STATE MACHINE POWER-DOWN-EXIT
    6.
    发明申请
    FAST RECALIBRATION CIRCUITRY FOR INPUT/OUTPUT (IO) COMPENSATION FINITE STATE MACHINE POWER-DOWN-EXIT 有权
    用于输入/输出（IO）补偿的快速恢复电路有限状态机停电输出

    公开(公告)号：US20150082011A1

    公开(公告)日：2015-03-19

    申请号：US14027682

    申请日：2013-09-16

    申请人： Todd W. Mellinger ,  Nicholas J. Denler

    发明人： Todd W. Mellinger ,  Nicholas J. Denler

    IPC分类号： G06F1/24 ,  G06F1/32

    CPC分类号： G06F1/3243 ,  G06F1/3287 ,  G11C29/021 ,  G11C29/022 ,  G11C29/028 ,  Y02D10/152 ,  Y02D10/171

    摘要： Fast recalibration circuitry for input/output (IO) compensation finite state machine power-down exit is described. The fast recalibration circuitry includes a finite state machine having a volatile memory to store an IO compensation setting and a power supply coupled to the volatile memory to provide power to the volatile memory. The fast recalibration circuitry includes a persistent memory coupled to the volatile memory and one or more circuits, coupled to the volatile memory and the persistent memory, to identify an event to enter a power-down mode, wherein the power-down mode comprises the power supply removing power from the volatile memory and transfer the IO compensation setting in the volatile memory to the persistent memory prior to the power supply removing the power from the volatile memory.

    摘要翻译： 描述了用于输入/输出（IO）补偿有限状态机掉电退出的快速重新校准电路。 快速重新校正电路包括具有易失性存储器以存储IO补偿设置的有限状态机和耦合到易失性存储器以向易失性存储器供电的电源。 快速重新校准电路包括耦合到易失性存储器的持久存储器和耦合到易失性存储器和永久存储器的一个或多个电路，以识别进入掉电模式的事件，其中掉电模式包括电源 从易失性存储器中提供电力，并将易失性存储器中的IO补偿设置传送到持久存储器，然后再从易失性存储器中取出电源。

    Content addressable memory cell with a bootstrap improved compare
    10.
    发明授权
    Content addressable memory cell with a bootstrap improved compare 有权
    内容可寻址的存储单元与引导提升了比较

    公开(公告)号：US06301140B1

    公开(公告)日：2001-10-09

    申请号：US09697746

    申请日：2000-10-25

    申请人： Jonathan E. Lachman ,  J. Michael Hill ,  Todd W. Mellinger

    发明人： Jonathan E. Lachman ,  J. Michael Hill ,  Todd W. Mellinger

    IPC分类号： G11C1500

    CPC分类号： G11C15/04

    摘要： A content addressable memory, CAM, cell wherein the only compare-transfer FETS used are NFETs. The gates of the NFET compare-transfer FETS are driven to a voltage above the positive power supply, VDD. By precharging the bitlines to the negative power supply voltage, GND, the gate of one of the compare-transfer NFETS is driven above VDD when a bitline transitions from a “low” value to a “high” value. The capacitance between the bitline being driven high and the gate of a compare-transfer NFET couples the gate higher than VDD. This bootstrapping technique improves the compare access time of a CAM. In addition, this technique reduces the capacitance on the bitlines resulting in faster read and write access times and reduces the physical size of the CAM.

    摘要翻译： 内容可寻址存储器CAM单元，其中仅使用比较传输FETS是NFET。 NFET比较传输FETS的栅极被驱动到高于正电源VDD的电压。 通过将位线预充电到负电源电压GND，当位线从“低”值转换到“高”值时，比较传输NFET中的一个的栅极被驱动到VDD以上。 驱动高电平的位线和比较传输NFET的栅极之间的电容使栅极高于VDD。 这种自举技术提高了CAM的比较访问时间。 此外，该技术减少了位线上的电容，从而实现更快的读取和写入访问时间，并降低了CAM的物理尺寸。