公开(公告)号：US08223569B2

公开(公告)日：2012-07-17

申请号：US12836851

申请日：2010-07-15

申请人： Tomoyuki Hamano ,  Shigefumi Ishiguro ,  Toshifumi Watanabe ,  Kazuto Uehara

发明人： Tomoyuki Hamano ,  Shigefumi Ishiguro ,  Toshifumi Watanabe ,  Kazuto Uehara

IPC分类号： G11C7/00

CPC分类号： G11C8/04 ,  G11C11/41 ,  G11C2029/0411

摘要： According to one embodiment, a semiconductor memory device includes a memory array, an address counter, an address detecting circuit and a control circuit. The memory array has a plurality of memory cells arranged at crossing positions of word lines and bit lines. The address counter increments an address including a row address and a column address in synchronism with a clock to sequentially output the incremented addresses. The address detecting circuit detects an address previous to an address including a row address to which the row address is switched at the address output from the address counter to output a detection signal. The control circuit performs a precharging operation to the bit lines connected to the memory cells according to the detection signal output from the address detecting circuit.

摘要翻译： 根据一个实施例，半导体存储器件包括存储器阵列，地址计数器，地址检测电路和控制电路。 存储器阵列具有布置在字线和位线的交叉位置处的多个存储单元。 地址计数器与时钟同步地增加包括行地址和列地址的地址，以顺序输出递增的地址。 地址检测电路在从地址计数器输出的地址处检测包括行地址切换到的行地址的地址，以输出检测信号。 控制电路根据从地址检测电路输出的检测信号对与存储单元连接的位线执行预充电操作。

公开(公告)号：US08259523B2

公开(公告)日：2012-09-04

申请号：US12836944

申请日：2010-07-15

申请人： Toshifumi Watanabe ,  Tomoyuki Hamano ,  Shigefumi Ishiguro ,  Kazuto Uehara

发明人： Toshifumi Watanabe ,  Tomoyuki Hamano ,  Shigefumi Ishiguro ,  Kazuto Uehara

IPC分类号： G11C7/00

CPC分类号： G11C7/12 ,  G11C8/12 ,  G11C11/005

摘要： According to one embodiment, a semiconductor memory device includes a first memory, a second memory and a control circuit. The first memory includes a first bank number. The second memory includes a second bank number larger than the first bank number. The control circuit controls a precharge operation with respect to bit lines provided in the first and second memories. When performing, with respect to the first memory, a synchronous operation that is effected in synchronization with a clock, the control circuit changes over a second precharge operation to an operation time different from a first precharge operation during a period from the end of the initial first precharge operation to the start of the subsequent second precharge operation after receiving an address.

摘要翻译： 根据一个实施例，半导体存储器件包括第一存储器，第二存储器和控制电路。 第一存储器包括第一个银行号码。 第二存储器包括大于第一存储体号的第二存储体号。 控制电路相对于设置在第一和第二存储器中的位线控制预充电操作。 当相对于第一存储器执行与时钟同步地进行的同步操作时，控制电路在初始化结束时间段内将第二预充电操作改变为与第一预充电操作不同的操作时间 在接收地址之后的第二预充电操作开始的第一预充电操作。

公开(公告)号：US07606083B2

公开(公告)日：2009-10-20

申请号：US11865483

申请日：2007-10-01

申请人： Tomoyuki Hamano ,  Shigefumi Ishiguro

发明人： Tomoyuki Hamano ,  Shigefumi Ishiguro

IPC分类号： G11C7/00

CPC分类号： G11C7/02 ,  G11C7/1045 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/1084 ,  G11C8/06 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4082 ,  G11C11/4093

摘要： A semiconductor memory device includes a memory cell array, an output buffer circuit and an input buffer circuit. The memory cell array includes a plurality of memory cells holding data. The output buffer circuit outputs data read from the memory cells. The input buffer circuit receives an address signal for the memory cells and includes a noise filter to remove noise. The filter length of the noise filter is variable according to the output capability of the data in the output buffer circuit.

摘要翻译： 半导体存储器件包括存储单元阵列，输出缓冲电路和输入缓冲电路。 存储单元阵列包括保存数据的多个存储单元。 输出缓冲电路输出从存储单元读出的数据。 输入缓冲电路接收存储单元的地址信号，并且包括用于去除噪声的噪声滤波器。 噪声滤波器的滤波器长度根据输出缓冲电路中数据的输出能力而变化。

公开(公告)号：US20080253198A1

公开(公告)日：2008-10-16

申请号：US11865483

申请日：2007-10-01

申请人： Tomoyuki Hamano ,  Shigefumi Ishiguro

发明人： Tomoyuki Hamano ,  Shigefumi Ishiguro

IPC分类号： G11C7/10 ,  G11C7/02

CPC分类号： G11C7/02 ,  G11C7/1045 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/1084 ,  G11C8/06 ,  G11C11/406 ,  G11C11/40615 ,  G11C11/4082 ,  G11C11/4093

摘要： A semiconductor memory device includes a memory cell array, an output buffer circuit and an input buffer circuit. The memory cell array includes a plurality of memory cells holding data. The output buffer circuit outputs data read from the memory cells. The input buffer circuit receives an address signal for the memory cells and includes a noise filter to remove noise. The filter length of the noise filter is variable according to the output capability of the data in the output buffer circuit.

摘要翻译： 半导体存储器件包括存储单元阵列，输出缓冲电路和输入缓冲电路。 存储单元阵列包括保存数据的多个存储单元。 输出缓冲电路输出从存储单元读出的数据。 输入缓冲电路接收存储单元的地址信号，并且包括用于去除噪声的噪声滤波器。 噪声滤波器的滤波器长度根据输出缓冲电路中数据的输出能力而变化。

公开(公告)号：US5337286A

公开(公告)日：1994-08-09

申请号：US993854

申请日：1992-12-21

申请人： Osamu Ohto ,  Tomoyuki Hamano ,  Eiji Kozuka ,  Naokazu Miyawaki

发明人： Osamu Ohto ,  Tomoyuki Hamano ,  Eiji Kozuka ,  Naokazu Miyawaki

IPC分类号： G11C11/401 ,  G11C7/10 ,  G11C11/407 ,  G11C29/00 ,  G11C29/24 ,  G11C29/42 ,  H01L27/10 ,  G11C5/06

CPC分类号： G11C7/1006 ,  G11C29/24 ,  G11C7/10

摘要： A semiconductor memory device is adapted for storing, as a unit of memory information, multiple-bit data constituted by signal data comprised of bit data of 2.sup.n bits (n is a natural number) and remainder data comprised of bit data of C bits (C is a natural number, C

摘要翻译： 一种半导体存储器件适用于存储作为存储器信息的单元，由由2n位（n是自然数）的位数据组成的信号数据构成的多位数据以及由C位（C 是自然数，C <2n）。 该半导体存储器件包括多个电路块，其包括例如由多个存储单元组成的两个存储单元组，以及行解码器和列解码器，适于允许存储单元组内的各个存储单元 有选择地活跃。 因此，行解码器和列解码器变得可操作，使得用作信号数据的位数据被分配给一个或多个电路块一位或多位，并且用作剩余数据的位数据被分配给任何电路 已经进行了位分配的块。