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    Method using port task scheduler
    1.
    发明授权
    Method using port task scheduler 有权
    使用端口任务调度器的方法

    公开(公告)号：US07984208B2

    公开(公告)日：2011-07-19

    申请号：US12268026

    申请日：2008-11-10

    申请人： Tracey Gustafson ,  Pak-lung Seto ,  Gary Y. Tsao ,  Nai-Chih Chang ,  Victor Lau

    发明人： Tracey Gustafson ,  Pak-lung Seto ,  Gary Y. Tsao ,  Nai-Chih Chang ,  Victor Lau

    IPC分类号： G06F15/173 ,  G06F3/00 ,  G06F13/14 ,  G06F13/36 ,  G06F9/46

    CPC分类号： G06F13/126 ,  G06F13/385

    摘要： According to one embodiment, an apparatus is disclosed. The apparatus includes a port having a plurality of lanes, a plurality of protocol engines. Each protocol engine is associated with one of the plurality of lanes, and processes tasks to be forwarded to a plurality of remote nodes. The apparatus also includes a first port task scheduler (PTS) to manage the tasks to be forwarded to the one or more of the plurality of protocol engines. The first PTS includes a register to indicate which of the plurality of protocol engines the first PTS is to support.

    摘要翻译： 根据一个实施例，公开了一种装置。 该装置包括具有多个通道的端口，多个协议引擎。 每个协议引擎与多个通道之一相关联，并且处理要转发到多个远程节点的任务。 该装置还包括用于管理要转发到多个协议引擎中的一个或多个协议引擎的任务的第一端口任务调度器（PTS）。 第一PTS包括一个寄存器，用于指示第一PTS要支持的多个协议引擎中的哪一个。

    Frame order processing apparatus, systems, and methods
    3.
    发明授权
    Frame order processing apparatus, systems, and methods 有权
    帧顺序处理装置，系统和方法

    公开(公告)号：US07366817B2

    公开(公告)日：2008-04-29

    申请号：US11171959

    申请日：2005-06-29

    申请人： Nai-chih Chang ,  Pak-lung Seto ,  Victor Lau

    发明人： Nai-chih Chang ,  Pak-lung Seto ,  Victor Lau

    IPC分类号： G06F13/36

    CPC分类号： H04L49/9094 ,  G06F3/0601 ,  G06F5/065 ,  G06F13/385 ,  G06F2003/0692 ,  H04L49/90 ,  H04L49/9047

    摘要： Apparatus and systems, as well as methods and articles, may bridge between a link layer and a transport layer in a multi-lane serial-attached small computer system interface (SCSI)-serial SCSI protocol (SAS-SSP) device. A lane number first-in first-out buffer (FIFO) array may operate to order frame processing such that frames associated with an input-output (IO) stream subset of a plurality of SAS-SSP frames received at a plurality of lane receive buffers are processed in an IO stream subset order.

    摘要翻译： 设备和系统以及方法和物品可以在多通道串行连接小型计算机系统接口（SCSI） - 串行SCSI协议（SAS-SSP）设备中的链路层和传输层之间桥接。 车道号先入先出缓冲器（FIFO）阵列可以操作以对帧处理进行排序，使得与在多个通道接收缓冲器处接收的多个SAS-SSP帧的输入 - 输出（IO）流子集相关联的帧 以IO流子集顺序进行处理。

    Staggered spin-up disable mechanism
    4.
    发明授权
    Staggered spin-up disable mechanism 有权
    交错排列禁用机制

    公开(公告)号：US07221531B2

    公开(公告)日：2007-05-22

    申请号：US11224378

    申请日：2005-09-12

    申请人： Vicky P. Duerk ,  Nai-Chih Chang ,  Pak-lung Seto ,  Victor Lau

    发明人： Vicky P. Duerk ,  Nai-Chih Chang ,  Pak-lung Seto ,  Victor Lau

    IPC分类号： G11B19/02 ,  G06F1/00

    CPC分类号： G11B19/20 ,  G11B19/2054 ,  G11B19/209

    摘要： According to one embodiment, a system is disclosed. The system includes one or more storage devices, a host bus adapter (HBA) and a bridging device coupled between the one or more storage device and the HBA. The bridging device includes a register having bits corresponding to each of the one or more storage devices. Each bit indicates whether staggered spin-up is enabled at a corresponding storage device.

    摘要翻译： 根据一个实施例，公开了一种系统。 该系统包括一个或多个存储设备，主机总线适配器（HBA）和耦合在一个或多个存储设备和HBA之间的桥接设备。 桥接装置包括具有对应于一个或多个存储装置中的每一个的位的寄存器。 每个位表示是否在相应的存储设备上启用了交错启动。

    Hardware port scheduler
    5.
    发明申请
    Hardware port scheduler 有权
    硬件端口调度程序

    公开(公告)号：US20070088895A1

    公开(公告)日：2007-04-19

    申请号：US11238535

    申请日：2005-09-28

    申请人： Tracey Gustafson ,  Pak-lung Seto ,  Gary Tsao ,  Nai-Chih Chang ,  Victor Lau

    发明人： Tracey Gustafson ,  Pak-lung Seto ,  Gary Tsao ,  Nai-Chih Chang ,  Victor Lau

    IPC分类号： G06F13/36

    CPC分类号： G06F13/126 ,  G06F13/385

    摘要： According to one embodiment, an apparatus is disclosed. The apparatus includes a port having a plurality of lanes, a plurality of protocol engines. Each protocol engine is associated with one of the plurality of lanes, and processes tasks to be forwarded to a plurality of remote nodes. The apparatus also includes a first port task scheduler (PTS) to manage the tasks to be forwarded to the one or more of the plurality of protocol engines. The first PTS includes a register to indicate which of the plurality of protocol engines the first PTS is to support.

    摘要翻译： 根据一个实施例，公开了一种装置。 该装置包括具有多个通道的端口，多个协议引擎。 每个协议引擎与多个通道之一相关联，并且处理要转发到多个远程节点的任务。 该装置还包括用于管理要转发到多个协议引擎中的一个或多个协议引擎的任务的第一端口任务调度器（PTS）。 第一PTS包括一个寄存器，用于指示第一PTS要支持的多个协议引擎中的哪一个。

    Hardware Port Scheduler
    6.
    发明申请
    Hardware Port Scheduler 有权
    硬件端口调度程序

    公开(公告)号：US20090125908A1

    公开(公告)日：2009-05-14

    申请号：US12268026

    申请日：2008-11-10

    申请人： Tracey L. Gustafson ,  Pak-lung Seto ,  Gary Y. Tsao ,  Nai-Chih Chang ,  Victor Lau

    发明人： Tracey L. Gustafson ,  Pak-lung Seto ,  Gary Y. Tsao ,  Nai-Chih Chang ,  Victor Lau

    IPC分类号： G06F9/46

    CPC分类号： G06F13/126 ,  G06F13/385

    摘要： According to one embodiment, an apparatus is disclosed. The apparatus includes a port having a plurality of lanes, a plurality of protocol engines. Each protocol engine is associated with one of the plurality of lanes, and processes tasks to be forwarded to a plurality of remote nodes. The apparatus also includes a first port task scheduler (PTS) to manage the tasks to be forwarded to the one or more of the plurality of protocol engines. The first PTS includes a register to indicate which of the plurality of protocol engines the first PTS is to support.

    摘要翻译： 根据一个实施例，公开了一种装置。 该装置包括具有多个通道的端口，多个协议引擎。 每个协议引擎与多个通道之一相关联，并且处理要转发到多个远程节点的任务。 该装置还包括用于管理要转发到多个协议引擎中的一个或多个协议引擎的任务的第一端口任务调度器（PTS）。 第一PTS包括一个寄存器，用于指示第一PTS要支持的多个协议引擎中的哪一个。

    DMA descriptor management mechanism
    7.
    发明申请
    DMA descriptor management mechanism 有权
    DMA描述符管理机制

    公开(公告)号：US20070073923A1

    公开(公告)日：2007-03-29

    申请号：US11240177

    申请日：2005-09-29

    申请人： Kiran Vemula ,  Pak-lung Seto ,  Victor Lau ,  William Halleck ,  Nai-Chih Chang

    发明人： Kiran Vemula ,  Pak-lung Seto ,  Victor Lau ,  William Halleck ,  Nai-Chih Chang

    IPC分类号： G06F13/28

    CPC分类号： G06F13/28

    摘要： A storage device is disclosed. The storage device includes a storage controller. The storage controller includes a direct memory access (DMA) Descriptor Manager (DM) to generate DMA descriptors by monitoring user data and a data integrity field (DIF) transferred between a host memory and a local memory based upon a function being performed.

    摘要翻译： 公开了一种存储装置。 存储装置包括存储控制器。 存储控制器包括直接存储器访问（DMA）描述符管理器（DM），以通过监视用户数据和基于正在执行的功能在主机存储器和本地存储器之间传送的数据完整性字段（DIF）来生成DMA描述符。

    Mechanism to handle uncorrectable write data errors
    8.
    发明授权
    Mechanism to handle uncorrectable write data errors 有权
    处理不可校正写入数据错误的机制

    公开(公告)号：US07516257B2

    公开(公告)日：2009-04-07

    申请号：US11237454

    申请日：2005-09-27

    申请人： Victor Lau ,  Pak-lung Seto ,  Nai-Chih Chang

    发明人： Victor Lau ,  Pak-lung Seto ,  Nai-Chih Chang

    IPC分类号： G06F13/42 ,  G08C25/02

    CPC分类号： G06F11/1443 ,  H04L1/1829

    摘要： According to one embodiment, a system is disclosed. The system includes an initiator device to transmit input/output (I/O) write data and a target device, coupled to the initiator device, to receive the write data from the initiator device as a first segment of data and a second segment of data. The target device re-transmits a transfer ready frame to force the initiator device to retransmit the second segment in response to detecting an uncorrectable error in the second segment.

    摘要翻译： 根据一个实施例，公开了一种系统。 该系统包括用于发送输入/输出（I / O）写入数据的发起者设备和耦合到发起者设备的目标设备，以接收来自发起者设备的写入数据作为第一数据段和第二数据段 。 响应于检测到第二段中的不可校正错误，目标设备重新发送传送就绪帧，以迫使发起者设备重发第二段。

    Frame order processing apparatus, systems, and methods
    10.
    发明申请
    Frame order processing apparatus, systems, and methods 有权
    帧顺序处理装置，系统和方法

    公开(公告)号：US20070005832A1

    公开(公告)日：2007-01-04

    申请号：US11171959

    申请日：2005-06-29

    申请人： Nai-chih Chang ,  Pak-lung Seto ,  Victor Lau

    发明人： Nai-chih Chang ,  Pak-lung Seto ,  Victor Lau

    IPC分类号： G06F5/00

    CPC分类号： H04L49/9094 ,  G06F3/0601 ,  G06F5/065 ,  G06F13/385 ,  G06F2003/0692 ,  H04L49/90 ,  H04L49/9047

    摘要： Apparatus and systems, as well as methods and articles, may bridge between a link layer and a transport layer in a multi-lane serial-attached small computer system interface (SCSI)-serial SCSI protocol (SAS-SSP) device. A lane number first-in first-out buffer (FIFO) array may operate to order frame processing such that frames associated with an input-output (IO) stream subset of a plurality of SAS-SSP frames received at a plurality of lane receive buffers are processed in an IO stream subset order.

    摘要翻译： 设备和系统以及方法和物品可以在多通道串行连接小型计算机系统接口（SCSI） - 串行SCSI协议（SAS-SSP）设备中的链路层和传输层之间桥接。 车道号先入先出缓冲器（FIFO）阵列可以操作以对帧处理进行排序，使得与在多个通道接收缓冲器处接收的多个SAS-SSP帧的输入 - 输出（IO）流子集相关联的帧 以IO流子集顺序进行处理。