公开(公告)号：US20080123437A1

公开(公告)日：2008-05-29

申请号：US11564697

申请日：2006-11-29

申请人： Vikas Agarwal ,  Sam G. Chu ,  Jose A. Paredes

发明人： Vikas Agarwal ,  Sam G. Chu ,  Jose A. Paredes

IPC分类号： G11C7/12

CPC分类号： G11C7/12 ,  G11C7/1012 ,  G11C7/1051 ,  G11C7/18 ,  G11C11/413

摘要： An apparatus for floating read bitlines of a static random access memory (SRAM) is disclosed. The SRAM includes a first and second SRAM cell columns, a first and second read bitlines, and a multiplexor. The multiplexor is coupled to the first and second SRAM cell columns via the first and second read bitlines, respectively. The multiplexor is capable of selectively transmitting data from the first or second SRAM cell column via the first or second read bitline, respectively, to an output. In addition, the multiplexor allows the first read bitline and/or the second read bitline to remain uncharged when no data are being read from the first SRAM cell column and/or the second SRAM cell column.

摘要翻译： 公开了一种用于浮动读取静态随机存取存储器（SRAM）的位线的装置。 SRAM包括第一和第二SRAM单元列，第一和第二读位线以及多路复用器。 多路复用器分别经由第一和第二读取位线耦合到第一和第二SRAM单元列。 复用器能够分别经由第一或第二读取位线从第一或第二SRAM单元列选择性地发送数据到输出。 此外，当没有从第一SRAM单元列和/或第二SRAM单元列读取数据时，多路复用器允许第一读取位线和/或第二读取位线保持不带电。

公开(公告)号：US07379348B2

公开(公告)日：2008-05-27

申请号：US11340535

申请日：2006-01-26

申请人： Michael J. Lee ,  Jose A. Paredes ,  Peter J. Klim ,  Sam G. Chu

发明人： Michael J. Lee ,  Jose A. Paredes ,  Peter J. Klim ,  Sam G. Chu

IPC分类号： G11C7/00

CPC分类号： G11C8/10

摘要： A system and method of selective row energization based on write data, with a selective row energization system including a storage array 102 having M rows 104 and N columns 106; an N-bit data word register 108; a uniform-detect circuit 110 responsive to a data word to generate a uniform word data bit having a first value when the data word is uniform; an M-bit uniform-detect register 112 having M uniform-detect latches 114, each being associated with one of the M rows 104 and storing the uniform word data bit for the data word stored in the associated M row 104; and an M-bit row driver device 116 responsive to the uniform word data bit for each of the M rows 104 to inhibit energization of the M rows 104 for which the uniform word data bit is the first value.

摘要翻译： 一种基于写入数据的选择性行激励的系统和方法，具有包括具有M行104和N列106的存储阵列102的选择行激励系统; N位数据字寄存器108; 均衡检测电路110响应于数据字以在数据字均匀时产生具有第一值的均匀字数据位; 具有M个均匀检测锁存器114的M位均匀检测寄存器112，每个均衡检测锁存器114与M行104中的一个相关联，并存储用于存储在相关联的M行104中的数据字的统一字数据位; 以及响应于M行104中的每一个的均匀字数据位的M位行驱动器设备116，以禁止均匀字数据位为第一值的M行104的通电。

公开(公告)号：US20080219063A1

公开(公告)日：2008-09-11

申请号：US12125875

申请日：2008-05-22

申请人： Michael J. Lee ,  Jose A. Paredes ,  Peter J. Klim ,  Sam G. Chu

发明人： Michael J. Lee ,  Jose A. Paredes ,  Peter J. Klim ,  Sam G. Chu

IPC分类号： G11C7/00 ,  G11C8/00

CPC分类号： G11C8/10

摘要： A system and method of selective row energization based on write data, with a selective row energization system including a storage array 102 having M rows 104 and N columns 106; an N-bit data word register 108; a uniform-detect circuit 110 responsive to a data word to generate a uniform word data bit having a first value when the data word is uniform; an M-bit uniform-detect register 112 having M uniform-detect latches 114, each being associated with one of the M rows 104 and storing the uniform word data bit for the data word stored in the associated M row 104; and an M-bit row driver device 116 responsive to the uniform word data bit for each of the M rows 104 to inhibit energization of the M rows 104 for which the uniform word data bit is the first value.

摘要翻译： 一种基于写入数据的选择性行激励的系统和方法，具有包括具有M行104和N列106的存储阵列102的选择行激励系统; N位数据字寄存器108; 均衡检测电路110响应于数据字以在数据字均匀时产生具有第一值的均匀字数据位; 具有M个均匀检测锁存器114的M位均匀检测寄存器112，每个均衡检测锁存器114与M行104中的一个相关联，并存储用于存储在相关联的M行104中的数据字的统一字数据位; 以及响应于M行104中的每一个的均匀字数据位的M位行驱动器设备116，以禁止均匀字数据位为第一值的M行104的通电。

公开(公告)号：US07561489B2

公开(公告)日：2009-07-14

申请号：US12125875

申请日：2008-05-22

申请人： Michael J. Lee ,  Jose A. Paredes ,  Peter J. Klim ,  Sam G. Chu

发明人： Michael J. Lee ,  Jose A. Paredes ,  Peter J. Klim ,  Sam G. Chu

IPC分类号： G11C8/00

CPC分类号： G11C8/10

摘要： A system and method of selective row energization based on write data, with a selective row energization system including a storage array 102 having M rows 104 and N columns 106; an N-bit data word register 108; a uniform-detect circuit 110 responsive to a data word to generate a uniform word data bit having a first value when the data word is uniform; an M-bit uniform-detect register 112 having M uniform-detect latches 114, each being associated with one of the M rows 104 and storing the uniform word data bit for the data word stored in the associated M row 104; and an M-bit row driver device 116 responsive to the uniform word data bit for each of the M rows 104 to inhibit energization of the M rows 104 for which the uniform word data bit is the first value.

摘要翻译： 一种基于写入数据的选择性行激励的系统和方法，具有包括具有M行104和N列106的存储阵列102的选择行激励系统; N位数据字寄存器108; 均衡检测电路110响应于数据字以在数据字均匀时产生具有第一值的均匀字数据位; 具有M个均匀检测锁存器114的M位均匀检测寄存器112，每个均衡检测锁存器114与M行104中的一个相关联，并存储用于存储在相关联的M行104中的数据字的统一字数据位; 以及响应于M行104中的每一个的均匀字数据位的M位行驱动器设备116，以禁止均匀字数据位为第一值的M行104的通电。

公开(公告)号：US07073106B2

公开(公告)日：2006-07-04

申请号：US10392665

申请日：2003-03-19

申请人： Jose A. Paredes ,  Philip G. Shephard, III ,  Timothy M. Skergan ,  Neil R. Vanderschaaf

发明人： Jose A. Paredes ,  Philip G. Shephard, III ,  Timothy M. Skergan ,  Neil R. Vanderschaaf

IPC分类号： G11C29/00

CPC分类号： G11C29/024 ,  G11C15/00 ,  G11C29/02

摘要： A method, computer program product and system for testing stuck-at-faults. A first register may be loaded with a first value where the first value may be written into each entry in a memory array. A second register may be loaded with a second value. A third register may be loaded with either the second value or a third value. The second and third values are pre-selected to test selector circuits for stuck-at-faults with a pattern where the pattern includes a set of bits to be inputted to selector circuits and a set of bits to be stored in the memory cells. A value stored in the n-most significant bits in both the second and third registers may be predecoded to produce a predecode value. The predecode value may be compared with the value stored in the n-most significant bits in an entry in the memory array to determine a stuck-at-fault.

摘要翻译： 一种用于测试故障故障的方法，计算机程序产品和系统。 第一寄存器可以加载第一值，其中第一值可以被写入存储器阵列中的每个条目。 第二个寄存器可以加载第二个值。 第三个寄存器可以加载第二个值或第三个值。 预先选择第二和第三值以使用模式测试选择器电路，其中模式包括要输入到选择器电路的一组位和要存储在存储器单元中的一组位。 存储在第二和第三寄存器中的最高有效位中的值可以被预解码以产生预代码值。 可以将预解码值与存储在阵列中的条目中的n个最高有效位中的值进行比较，以确定是否存在故障。