公开(公告)号：US20120273894A1

公开(公告)日：2012-11-01

申请号：US13094873

申请日：2011-04-27

申请人： Xiangdong Chen ,  Laegu Kang ,  Weipeng Li ,  Dae-Gyu Park ,  Melanie J. Sherony

发明人： Xiangdong Chen ,  Laegu Kang ,  Weipeng Li ,  Dae-Gyu Park ,  Melanie J. Sherony

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/28176 ,  H01L21/3003 ,  H01L21/8258 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/7843

摘要： An integrated circuit structure comprises at least one pair of complementary transistors on a substrate. The pair of complementary transistors includes a first transistor and a second transistor. In addition, only one stress-producing layer is on the first transistor and the second transistor and applies tensile strain force on the first transistor and the second transistor. The first transistor has a first channel region, a gate insulator on the first channel region, and a deuterium region between the first channel region and the gate insulator. The second transistor has a germanium doped channel region, as well as the same gate insulator on the germanium doped channel region, and the same deuterium region between the germanium doped channel region and the gate insulator.

摘要翻译： 集成电路结构在衬底上包括至少一对互补晶体管。 一对互补晶体管包括第一晶体管和第二晶体管。 此外，在第一晶体管和第二晶体管上只有一个应力产生层，并且在第一晶体管和第二晶体管上施加拉伸应变力。 第一晶体管具有第一沟道区，第一沟道区上的栅极绝缘体，以及第一沟道区和栅绝缘体之间的氘区。 第二晶体管具有锗掺杂沟道区以及锗掺杂沟道区上的相同栅极绝缘体以及锗掺杂沟道区和栅绝缘体之间的相同氘区。

公开(公告)号：US08106462B2

公开(公告)日：2012-01-31

申请号：US12687374

申请日：2010-01-14

申请人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

发明人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

IPC分类号： H01L27/092

CPC分类号： H01L21/823807 ,  H01L29/7843

摘要： An integrated circuit structure includes a substrate and at least one pair of complementary transistors on or in the substrate. The pair of complementary transistors comprises a first transistor and a second transistor. The structure also includes a first stress-producing layer on the first transistor and the second transistor, and a second stress-producing layer on the first stress-producing layer over the first transistor and the second transistor. The first stress-producing layer applies tensile strain force on the first transistor and the second transistor. The second stress-producing layer applies compressive strain force on the first stress-producing layer, the first transistor, and the second transistor.

摘要翻译： 集成电路结构包括衬底和衬底上或衬底中的至少一对互补晶体管。 该对互补晶体管包括第一晶体管和第二晶体管。 该结构还包括第一晶体管和第二晶体管上的第一应力产生层，以及在第一晶体管和第二晶体管上的第一应力产生层上的第二应力产生层。 第一应力产生层在第一晶体管和第二晶体管上施加拉伸应变力。 第二应力产生层对第一应力产生层，第一晶体管和第二晶体管施加压缩应变力。

公开(公告)号：US08445969B2

公开(公告)日：2013-05-21

申请号：US13094873

申请日：2011-04-27

申请人： Xiangdong Chen ,  Laegu Kang ,  Weipeng Li ,  Dae-Gyu Park ,  Melanie J. Sherony

发明人： Xiangdong Chen ,  Laegu Kang ,  Weipeng Li ,  Dae-Gyu Park ,  Melanie J. Sherony

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/28176 ,  H01L21/3003 ,  H01L21/8258 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/7843

摘要： An integrated circuit structure comprises at least one pair of complementary transistors on a substrate. The pair of complementary transistors includes a first transistor and a second transistor. In addition, only one stress-producing layer is on the first transistor and the second transistor and applies tensile strain force on the first transistor and the second transistor. The first transistor has a first channel region, a gate insulator on the first channel region, and a deuterium region between the first channel region and the gate insulator. The second transistor has a germanium doped channel region, as well as the same gate insulator on the germanium doped channel region, and the same deuterium region between the germanium doped channel region and the gate insulator.

摘要翻译： 集成电路结构在衬底上包括至少一对互补晶体管。 一对互补晶体管包括第一晶体管和第二晶体管。 此外，在第一晶体管和第二晶体管上只有一个应力产生层，并且在第一晶体管和第二晶体管上施加拉伸应变力。 第一晶体管具有第一沟道区，第一沟道区上的栅极绝缘体，以及第一沟道区和栅绝缘体之间的氘区。 第二晶体管具有锗掺杂沟道区以及锗掺杂沟道区上的相同栅极绝缘体以及锗掺杂沟道区和栅绝缘体之间的相同氘区。

公开(公告)号：US20110169096A1

公开(公告)日：2011-07-14

申请号：US12687374

申请日：2010-01-14

申请人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

发明人： Xiangdong Chen ,  Weipeng Li ,  Anda C. Mocuta ,  Dae-Gyu Park ,  Melanie J. Sherony ,  Kenneth J. Stein ,  Haizhou Yin ,  Franck Arnaud ,  Jin-Ping Han ,  Laegu Kang ,  Yong Meng Lee ,  Young Way Teh ,  Voon-Yew Thean ,  Da Zhang

IPC分类号： H01L27/092 ,  H01L21/8238

CPC分类号： H01L21/823807 ,  H01L29/7843

摘要： An integrated circuit structure includes a substrate and at least one pair of complementary transistors on or in the substrate. The pair of complementary transistors comprises a first transistor and a second transistor. The structure also includes a first stress-producing layer on the first transistor and the second transistor, and a second stress-producing layer on the first stress-producing layer over the first transistor and the second transistor. The first stress-producing layer applies tensile strain force on the first transistor and the second transistor. The second stress-producing layer applies compressive strain force on the first stress-producing layer, the first transistor, and the second transistor.

摘要翻译： 集成电路结构包括衬底和衬底上或衬底中的至少一对互补晶体管。 该对互补晶体管包括第一晶体管和第二晶体管。 该结构还包括第一晶体管和第二晶体管上的第一应力产生层，以及在第一晶体管和第二晶体管上的第一应力产生层上的第二应力产生层。 第一应力产生层在第一晶体管和第二晶体管上施加拉伸应变力。 第二应力产生层对第一应力产生层，第一晶体管和第二晶体管施加压缩应变力。

公开(公告)号：US07867839B2

公开(公告)日：2011-01-11

申请号：US12176634

申请日：2008-07-21

申请人： Xiangdong Chen ,  Jong Ho Lee ,  Weipeng Li ,  Dae-Gyu Park ,  Kenneth J. Stein ,  Voon-Yew Thean

发明人： Xiangdong Chen ,  Jong Ho Lee ,  Weipeng Li ,  Dae-Gyu Park ,  Kenneth J. Stein ,  Voon-Yew Thean

IPC分类号： H01L21/8238

CPC分类号： H01L21/823857 ,  H01L21/2652 ,  H01L21/823807 ,  H01L29/1054

摘要： Disclosed are embodiments of a p-type, silicon germanium (SiGe), high-k dielectric-metal gate, metal oxide semiconductor field effect transistor (PFET) having an optimal threshold voltage (Vt), a complementary metal oxide semiconductor (CMOS) device that includes the PFET and methods of forming both the PFET alone and the CMOS device. The embodiments incorporate negatively charged ions (e.g., fluorine (F), chlorine (Cl), bromine (Br), iodine (I), etc.) into the high-k gate dielectric material of the PFET only so as to selectively adjust the negative Vt of the PFET (i.e., so as to reduce the negative Vt of the PFET).

摘要翻译： 公开了具有最佳阈值电压（Vt）的p型硅锗（SiGe），高k电介质金属栅极，金属氧化物半导体场效应晶体管（PFET），互补金属氧化物半导体（CMOS）器件 其包括PFET和形成PFET单独和CMOS器件的方法。 实施例将带负电荷的离子（例如，氟（F），氯（Cl），溴（Br），碘（I）等）并入PFET的高k栅介质材料中，以便选择性地调节 PFET的负Vt（即，以减小PFET的负Vt）。

公开(公告)号：US20100013021A1

公开(公告)日：2010-01-21

申请号：US12176634

申请日：2008-07-21

申请人： Xiangdong Chen ,  Jong Ho Lee ,  Weipeng Li ,  Dae-Gyu Park ,  Kenneth J. Stein ,  Voon-Yew Thean

发明人： Xiangdong Chen ,  Jong Ho Lee ,  Weipeng Li ,  Dae-Gyu Park ,  Kenneth J. Stein ,  Voon-Yew Thean

IPC分类号： H01L29/78 ,  H01L27/092 ,  H01L21/336 ,  H01L21/8238

CPC分类号： H01L21/823857 ,  H01L21/2652 ,  H01L21/823807 ,  H01L29/1054

摘要： Disclosed are embodiments of a p-type, silicon germanium (SiGe), high-k dielectric-metal gate, metal oxide semiconductor field effect transistor (PFET) having an optimal threshold voltage (Vt), a complementary metal oxide semiconductor (CMOS) device that includes the PFET and methods of forming both the PFET alone and the CMOS device. The embodiments incorporate negatively charged ions (e.g., fluorine (F), chlorine (Cl), bromine (Br), iodine (I), etc.) into the high-k gate dielectric material of the PFET only so as to selectively adjust the negative Vt of the PFET (i.e., so as to reduce the negative Vt of the PFET).

摘要翻译： 公开了具有最佳阈值电压（Vt）的p型硅锗（SiGe），高k电介质金属栅极，金属氧化物半导体场效应晶体管（PFET），互补金属氧化物半导体（CMOS）器件 其包括PFET和形成PFET单独和CMOS器件的方法。 实施例将带负电荷的离子（例如，氟（F），氯（Cl），溴（Br），碘（I）等）并入PFET的高k栅介质材料中，以便选择性地调节 PFET的负Vt（即，以减小PFET的负Vt）。

公开(公告)号：US07471548B2

公开(公告)日：2008-12-30

申请号：US11611569

申请日：2006-12-15

申请人： Christopher V. Baiocco ,  Xiangdong Chen ,  Young G. Ko ,  Melanie J. Sherony

发明人： Christopher V. Baiocco ,  Xiangdong Chen ,  Young G. Ko ,  Melanie J. Sherony

IPC分类号： G11C11/412 ,  H01L29/78

CPC分类号： H01L27/1104 ,  H01L27/11 ,  Y10S257/903

摘要： An integrated circuit (IC) is provided that includes at least one static random access memory (SRAM) cell wherein performance of the SRAM cell is enhanced, yet with good stability and writability. In particular, the present invention provides an IC including at least one SRAM cell wherein the gamma ratio is about 1 or greater. The gamma ratio is increased with degraded pFET device performance. Morever, in the inventive IC there is no stress liner boundary present in the SRAM region and ion variation for all devices is reduced as compared to that of a conventional SRAM structure. The present invention provides an integrated circuit (IC) that comprises at least one SRAM cell including at least one nFET and at least one pFET; and a continuous relaxed stressed liner located above and adjoining the nFET and the pFET.

摘要翻译： 提供了一种集成电路（IC），其包括至少一个静态随机存取存储器（SRAM）单元，其中提高了SRAM单元的性能，但具有良好的稳定性和可写性。 特别地，本发明提供一种包括至少一个SRAM单元的IC，其中伽马比为约1或更大。 γ比值随着pFET器件性能的降低而增加。 更重要的是，在本发明的IC中，在SRAM区域中不存在应力衬垫边界，并且与常规SRAM结构相比，所有器件的离子变化都减小了。 本发明提供一种集成电路（IC），其包括至少一个包含至少一个nFET和至少一个pFET的SRAM单元; 以及位于nFET和pFET上方并与其相邻的连续松弛应力衬垫。

公开(公告)号：US20080142895A1

公开(公告)日：2008-06-19

申请号：US11611569

申请日：2006-12-15

申请人： Christopher V. Baiocco ,  Xiangdong Chen ,  Young G. Ko ,  Melanie J. Sherony

发明人： Christopher V. Baiocco ,  Xiangdong Chen ,  Young G. Ko ,  Melanie J. Sherony

IPC分类号： H01L27/11

CPC分类号： H01L27/1104 ,  H01L27/11 ,  Y10S257/903

摘要： An IC is provided that includes at least one SRAM cell in which the performance of the SRAM cell is enhanced, yet maintaining good stability and writability. In particular, the present invention provides an IC including at least one SRAM cell wherein the gamma ratio is about 1 or greater. In the present invention, the gamma ratio is increased with degraded pFET device performance. Moreover, in the inventive IC there is no stress liner boundary present in the SRAM region and ion variation for all devices is reduced as compared to that of a conventional SRAM structure. The present invention, solves the above by providing an integrated circuit (IC) that comprises at least one static random access memory cell including at least one nFET and at least one pFET; and a continuous relaxed stressed liner located above and adjoining the at least one nFET and the at least one pFET.

摘要翻译： 提供了一种IC，其包括至少一个SRAM单元，其中SRAM单元的性能得到增强，同时保持良好的稳定性和可编写性。 特别地，本发明提供一种包括至少一个SRAM单元的IC，其中伽马比为约1或更大。 在本发明中，γ比随着pFET器件性能的降低而增加。 此外，在本发明的IC中，在SRAM区域中不存在应力衬垫边界，并且与常规SRAM结构相比，所有器件的离子变化都减小了。 本发明通过提供一种包括至少一个包括至少一个nFET和至少一个pFET的静态随机存取存储器的集成电路（IC）来解决上述问题， 以及位于所述至少一个nFET和所述至少一个pFET之上并邻接所述至少一个nFET的连续松弛应力衬垫。

公开(公告)号：US20080121985A1

公开(公告)日：2008-05-29

申请号：US11557145

申请日：2006-11-07

申请人： Xiangdong Chen ,  Dae-Gyu Park ,  Jae-Yoon Yoo

发明人： Xiangdong Chen ,  Dae-Gyu Park ,  Jae-Yoon Yoo

IPC分类号： H01L27/088 ,  H01L21/04 ,  H01L29/78 ,  H01L21/77

CPC分类号： H01L21/823814 ,  H01L21/823878 ,  H01L29/0653 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7833

摘要： Disclosed are embodiments of improved MOSFET and CMOS structures that provides for increased control over short channel effects. Also disclosed are embodiments of associated methods of forming these structures. The embodiments suppress short channel effects by incorporating buried isolation regions into a transistor below source/drain extension regions and between deep source/drain regions and the channel region and, particularly, between deep source/drain regions and the halo regions. Buried isolation regions between the deep source/drain regions and the channel region minimize drain induced barrier lowering (DIBL) as well as punch through. Additionally, because the deep source/drain regions and halo regions are separated by the buried isolation regions, side-wall junction capacitance and junction leakage are also minimized.

摘要翻译： 公开了改进的MOSFET和CMOS结构的实施例，其提供对短沟道效应的增加的控制。 还公开了形成这些结构的相关方法的实施例。 这些实施例通过将掩埋隔离区域并入到源极/漏极延伸区域之下以及深源极/漏极区域和沟道区域之间，特别是在深源极/漏极区域和晕圈区域之间的晶体管中来抑制短沟道效应。 在深源极/漏极区域和沟道区域之间的埋置隔离区域最小化漏极引起的屏障降低（DIBL）以及穿通。 此外，由于深源极/漏极区域和晕圈区域被掩埋隔离区域分开，所以侧壁结电容和结漏电也被最小化。

公开(公告)号：US07911008B2

公开(公告)日：2011-03-22

申请号：US11924059

申请日：2007-10-25

申请人： Xiangdong Chen ,  Shang-Bin Ko ,  Dae-Gyu Park

发明人： Xiangdong Chen ,  Shang-Bin Ko ,  Dae-Gyu Park

IPC分类号： H01L27/088

CPC分类号： H01L27/1104 ,  H01L27/11

摘要： A planar pass gate NFET is designed with the same width as a planar pull-down NFET. To optimize a beta ratio between the planar pull-down NFET and an adjoined planar pass gate NFET, the threshold voltage of the planar pass gate NFET is increased by providing a different high-k metal gate stack to the planar pass gate NFET than to the planar pull-down NFET. Particularly, a threshold voltage adjustment dielectric layer, which is formed over a high-k dielectric layer, is preserved in the planar pass gate NFET and removed in the planar pull-down NFET. The combined NFET active area for the planar pass gate NFET and the planar pull-down NFET is substantially rectangular, which enables a high fidelity printing of the image of the combined NFET active area by lithographic means.

摘要翻译： 平面通栅NFET被设计成具有与平面下拉NFET相同的宽度。 为了优化平面下拉NFET和邻接的平面通过栅极NFET之间的β比率，通过向平面通过栅极NFET提供不同的高k金属栅极堆叠来增加平面栅极NFET的阈值电压，而不是 平面下拉NFET。 特别地，形成在高k电介质层上的阈值电压调节电介质层保留在平面通过栅极NFET中，并在平面下拉式NFET中去除。 用于平面通过栅极NFET和平面下拉NFET的组合NFET有源区域基本上是矩形的，这使得能够通过光刻装置对组合的NFET有源区域的图像进行高保真打印。