公开(公告)号：US06709921B2

公开(公告)日：2004-03-23

申请号：US09967717

申请日：2001-09-27

申请人： Yen-hung Yeh ,  Tso-Hung Fan ,  Wen-Jer Tsai ,  Mu-Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

发明人： Yen-hung Yeh ,  Tso-Hung Fan ,  Wen-Jer Tsai ,  Mu-Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

IPC分类号： H01L21336

CPC分类号： H01L29/66825 ,  H01L21/28273 ,  H01L29/7887

摘要： A fabrication method for a flash memory device with a split floating gate is described. The method provides a substrate, wherein an oxide layer and a patterned sacrificial layer are sequentially formed on the substrate. Ion implantation is then conducted to form source/drain regions with lightly doped source/drain regions in the substrate beside the sides of the patterned sacrificial layer using the patterned sacrificial layer as a mask. Isotropic etching is further conducted to remove a part of the patterned sacrificial layer, followed by forming two conductive spacers on the sidewalls of the patterned sacrificial layer. The patterned sacrificial layer and oxide layer that is exposed by the two conductive spacers are then removed to form two floating gates. Subsequently, a dielectric layer and a control gate are formed on the substrate.

摘要翻译： 描述了具有分离浮动栅极的闪速存储器件的制造方法。 该方法提供了一种衬底，其中氧化物层和图案化的牺牲层依次形成在衬底上。 然后使用图案化的牺牲层作为掩模，进行离子注入，以在图案化牺牲层的侧面旁边的衬底中形成具有轻掺杂的源/漏区的源/漏区。 进一步进行各向同性蚀刻以去除图案化牺牲层的一部分，然后在图案化牺牲层的侧壁上形成两个导电间隔物。 然后去除由两个导电间隔物暴露的图案化牺牲层和氧化物层以形成两个浮动栅极。 随后，在基板上形成电介质层和控制栅极。

公开(公告)号：US06514807B1

公开(公告)日：2003-02-04

申请号：US09955779

申请日：2001-09-18

申请人： Yen-hung Yeh ,  Tso-Hung Fan ,  Hung-Sui Lin ,  Shih-Keng Cho ,  Mu Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

发明人： Yen-hung Yeh ,  Tso-Hung Fan ,  Hung-Sui Lin ,  Shih-Keng Cho ,  Mu Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

IPC分类号： H01L21336

CPC分类号： H01L27/11293 ,  H01L27/105

摘要： The present invention provides a method for fabricating a semiconductor device that can be applied in system on chip (SOC), comprising: providing a substrate with a memory cell region and a peripheral circuit region; forming a plurality of bit-lines in the memory cell region; forming a first and a second dielectric layers respectively in the memory cell region and the peripheral circuit region; and forming a plurality of gates. Next, a blanket ion implantation step is performed to form a plurality of P type LDDs in the substrate besides the gates in a PMOS device region within the peripheral circuit region, without forming an anti-punch through region in the substrate of the memory cell region. Afterwards, a plurality of spacers are formed, connected to one another. An ion implantation step is performed to form a plurality of P type source/drain regions.

摘要翻译： 本发明提供一种可应用于片上系统（SOC）的半导体器件的制造方法，包括：向衬底提供存储单元区域和外围电路区域; 在所述存储单元区域中形成多个位线; 在所述存储单元区域和所述外围电路区域中分别形成第一和第二电介质层; 并形成多个门。 接下来，进行覆盖离子注入步骤，以在外围电路区域中的PMOS器件区域中的栅极之外的衬底中形成多个P型LDD，而不在存储单元区域的衬底中形成抗穿通区域 。 之后，形成多个间隔件，彼此连接。 执行离子注入步骤以形成多个P型源极/漏极区域。

公开(公告)号：US06482706B1

公开(公告)日：2002-11-19

申请号：US10013982

申请日：2001-12-10

申请人： Yen-hung Yeh ,  Tso-Hung Fan ,  Mu Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

发明人： Yen-hung Yeh ,  Tso-Hung Fan ,  Mu Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

IPC分类号： H01L21336

CPC分类号： H01L27/11568 ,  H01L27/115

摘要： A method of scaling down device dimension using spacer to confine the buried drain implant, applicable for forming memory device such as substrate/oxide/nitride/oxide/silicon (SONOS) stacked device or nitride read only memory (NROM) device. A patterned conductive layer is used as a mask for forming a pocket doped region. A spacer is formed on a side-wall of the conductive layer. As the implantation region is confined by the side-wall, a buried drain region formed by drain implantation is reduced. Therefore, the effective channel length is not reduced due to the diffusion of the buried drain region. It is thus advantageous to scale down device dimension.

摘要翻译： 一种使用间隔物来缩小器件尺寸以限制掩埋漏极注入的方法，适用于形成诸如衬底/氧化物/氮化物/氧化物/硅（SONOS）堆叠器件或氮化物只读存储器（NROM）器件的存储器件。 使用图案化导电层作为形成口袋掺杂区域的掩模。 在导电层的侧壁上形成间隔物。 当注入区被侧壁限制时，通过漏极注入形成的掩埋漏极区减小。 因此，由于埋漏区的扩散，有效沟道长度不会降低。 因此有利的是缩小器件尺寸。

公开(公告)号：US06458642B1

公开(公告)日：2002-10-01

申请号：US09990159

申请日：2001-11-20

申请人： Yen-hung Yeh ,  Tso-Hung Fan ,  Mu Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

发明人： Yen-hung Yeh ,  Tso-Hung Fan ,  Mu Yi Liu ,  Kwang Yang Chan ,  Tao-Cheng Lu

IPC分类号： H01L218238

CPC分类号： H01L27/11568 ,  H01L27/115 ,  Y10S438/954

摘要： A method of fabricating a SONOS device, in which a first silicon oxide layer, a trapping layer, and a second silicon oxide layer are formed on the substrate. Then, a mask pattern is formed over the substrate to serve as a mask in the implantation process for forming the buried bit-lines. Afterward, a portion of the mask pattern is removed to increase the gap size of the mask pattern, then a pocket ion implantation is performed to form a pocket doped region at the periphery of the buried bit-line by using the mask pattern as a mask. Subsequently, the mask pattern is removed and a thermal process is conducted using the trapping layer as a mask to form a buried bit-line oxide layer. A word-line is subsequently formed over the substrate.

摘要翻译： 一种制造SONOS器件的方法，其中在衬底上形成第一氧化硅层，俘获层和第二氧化硅层。 然后，在用于形成掩埋位线的注入工艺中，在衬底上形成掩模图案以用作掩模。 之后，去除掩模图案的一部分以增加掩模图案的间隙尺寸，然后通过使用掩模图案作为掩模，进行袋离子注入以在掩埋位线的周围形成凹坑掺杂区域 。 随后，去除掩模图案，并使用捕获层作为掩模进行热处理，以形成掩埋的位线氧化物层。 随后在衬底上形成字线。