公开(公告)号：WO2018063752A1

公开(公告)日：2018-04-05

申请号：PCT/US2017/050044

申请日：2017-09-05

Applicant: INTEL CORPORATION

Inventor： RAJWAN, Doron ,  ROTEM, Efraim ,  WEISSMANN, Eliezer ,  ANANTHAKRISHNAN, Avinash N. ,  SHAPIRA, Dorit

IPC: G06F13/16

CPC classification number: G06F1/3228 ,  G06F1/3203 ,  G06F1/3234 ,  G06F1/3237 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3293 ,  G06F17/5054 ,  G06F2217/78 ,  G06F2217/80

Abstract: In an embodiment, a processor includes processing cores, and a central control unit to: concurrently execute an outer control loop and an inner control loop, wherein the outer control loop is to monitor the processor as a whole, and wherein the inner control loop is to monitor a first processing core included in the processor; determine, based on the outer control loop, a first control action for the first processing core included in the processor; determine, based on the inner control loop, a second control action for the first processing core included in the processor; based on a comparison of the first control action and the second control action, select one of the first control action and the second control action as a selected control action; and apply the selected control action to the first processing core. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，处理器包括处理核心和中央控制单元，以便：同时执行外部控制回路和内部控制回路，其中外部控制回路将整体监视处理器 并且其中所述内部控制回路将监视包括在所述处理器中的第一处理核心; 基于外部控制回路确定包括在处理器中的第一处理核的第一控制动作; 基于所述内部控制回路确定所述处理器中包括的所述第一处理核心的第二控制动作; 基于所述第一控制动作和所述第二控制动作的比较，选择所述第一控制动作和所述第二控制动作中的一个作为选择的控制动作; 并将选择的控制动作应用于第一处理核心。 描述并要求保护其他实施例。

公开(公告)号：WO2018054096A1

公开(公告)日：2018-03-29

申请号：PCT/CN2017/087282

申请日：2017-06-06

Applicant: 上海集成电路研发中心有限公司 ,  成都微光集电科技有限公司

Inventor： 刘林林 ,  郭奥 ,  王全 ,  周伟

IPC: G06F17/50

CPC classification number: G06F17/5036 ,  G01R31/2601 ,  G01R31/2607 ,  G06F2217/78

Abstract: 一种半导体器件的测试优化和建模优化方法及系统，该测试优化方法及系统基于测试特定非直流参数的测试结构，构建测试结构的辅助结构并进行该非直流参数的测试，基于辅助结构的寄生网络模型和测试结果来计算该测试结构的并联寄生电阻和串联寄生电阻（S1），进行线性拟合获得测试结构的直流寄生电阻（S2），以及对该测试结构执行直流测试获得直流测试数据，并基于直流等效子电路模型来校正直流测试数据（S3）。该方法及系统直接借助非直流参数的测试结构，并消除该测试结构的寄生元素对直流测试数据的影响，使得直流测试数据和该非直流参数的测试数据所表征的半导体器件趋向一致，从而对半导体器件特性的评估更为准确，也为建模提供了可靠的数据。

公开(公告)号：WO2017139241A1

公开(公告)日：2017-08-17

申请号：PCT/US2017/016771

申请日：2017-02-07

Applicant: CHAOLOGIX, INC.

Inventor： YANAMADALA, Subbayya Chowdary ,  YANNETTE, Daniel F. ,  MYERS, Brent Arnold

IPC: G05F1/59 ,  G06F21/00 ,  G06F21/55 ,  G06F21/70 ,  G06F21/72 ,  G06F21/74

CPC classification number: G05F1/59 ,  G06F17/5045 ,  G06F17/5072 ,  G06F17/5077 ,  G06F2217/78

Abstract: A power planning phase module, a placement phase module, and a routing phase module are provided that can replace, supplement, or enhance existing electronic design automation (EDA) software tools. The power planning phase module adds distributed power sources and a network of switching elements to the power frame or ring assigned to regions of a chip (that may be identified during a floor planning stage). The placement phase module optimizes a number and type of cells attached to each power source of the distributed power sources already added or to be added during the power planning phase. The routing phase module optimizes routing length to, for example, mask power consumption.

Abstract translation: 提供功率规划阶段模块，放置阶段模块和路由阶段模块，其可以替代，补充或增强现有的电子设计自动化（EDA）软件工具。 功率规划阶段模块将分布式功率源和交换元件网络添加到分配给芯片区域（可以在楼层规划阶段期间识别的）的功率帧或环上。 配置阶段模块优化了在功率规划阶段期间已经添加或将要添加的分布式电源的每个电源附加的电池的数量和类型。 路由选择阶段模块优化路由长度，例如掩码功耗。

公开(公告)号：WO2016060780A9

公开(公告)日：2016-12-01

申请号：PCT/US2015050596

申请日：2015-09-17

Applicant: QUALCOMM INC

Inventor： PETERSON LUVERNE RAY ,  BRYAN THOMAS CLARK ,  LOKE ALVIN LENG SUN ,  WEE TIN TIN ,  LYNCH GREGORY FRANCIS ,  KNOL STEPHEN ROBERT

IPC: G06F1/10 ,  G06F17/50 ,  G11C7/22 ,  H04L7/00

CPC classification number: H01L25/065 ,  G06F1/10 ,  G06F17/5072 ,  G06F2217/62 ,  G06F2217/78 ,  H01L2924/0002 ,  H04L7/0095 ,  H01L2924/00

Abstract: A circuit includes a first die having a first array of exposed data nodes, and a second die having a second array of exposed data nodes, wherein a given data node of the first array corresponds to a respective data node on the second array, further wherein the first array and the second array share a spatial arrangement of the data nodes, wherein the first die has data inputs and sequential logic circuits for each of the data nodes of the first array on a first side of the first array, and wherein the second die has data outputs and sequential logic circuits for each of the data nodes of the second array on a second side of the second array, the first and second sides being different.

Abstract translation: 电路包括具有暴露的数据节点的第一阵列的第一管芯和具有暴露的数据节点的第二阵列的第二管芯，其中第一阵列的给定数据节点对应于第二阵列上的相应的数据节点，此外， 所述第一阵列和所述第二阵列共享所述数据节点的空间布置，其中所述第一裸片具有用于所述第一阵列的第一侧上的所述第一阵列的每个数据节点的数据输入和顺序逻辑电路，并且其中所述第二阵列 管芯具有用于第二阵列的第二侧上的第二阵列的每个数据节点的数据输出和顺序逻辑电路，第一和第二侧是不同的。

公开(公告)号：WO2016183805A1

公开(公告)日：2016-11-24

申请号：PCT/CN2015/079300

申请日：2015-05-19

Applicant: 深圳大学

Inventor： 彭建春 ,  江辉

IPC: H02J3/00

CPC classification number: H02J1/00 ,  G06F17/5036 ,  G06F2217/78 ,  H02J1/08 ,  H02J3/00 ,  H02J13/0003 ,  Y02B90/228 ,  Y04S20/18

Abstract: 一种获取多端直流电力网线性有功潮流的对称方法，其先建立节点注入有功功率关于节点电压偏移量的对称线性不定方程组（S1），再根据该对称线性不定方程组建立节点电压偏移量关于节点注入有功功率的对称线性矩阵关系，并获取多端直流电力网中各节点的节点电压偏移量和节点电压总量（S2），最后根据该对称线性矩阵关系、已知的支路非线性有功潮流及多端直流电力网运行特性，建立支路线性有功潮流关于节点注入有功功率的对称线性函数关系，并获取多端直流电力网中各支路的线性有功潮流（S3），获取结果都是准确和可靠的，不仅满足简单结构多端直流电力网运行调控的实时性和运行状态大范围变化的要求，还适用结构复杂的多端直流电力网。

公开(公告)号：WO2016153611A1

公开(公告)日：2016-09-29

申请号：PCT/US2016/017180

申请日：2016-02-09

Applicant: INTEL CORPORATION

Inventor： BOU-GHAZALE, Silvio ,  YOUNG, Anthony ,  VOGS, Andre

IPC: G06F17/50

CPC classification number: G06F17/5081 ,  G06F17/5072 ,  G06F17/5077 ,  G06F2217/78 ,  G06F2217/84

Abstract: A method and apparatus for improving performance and dynamic power in an electronic design are described. In one embodiment, the method comprises performing a place and routing operation for an integrated circuit (IC) design having a logic path; and performing a design optimization operation on the IC design, including upsizing drive strength along the logic path by substituting a 2-stage cell variation of a first cell having at least one 1-stage arc for another 2-stage cell along the logic path.

Abstract translation: 描述了一种用于提高电子设计中的性能和动态功率的方法和装置。 在一个实施例中，该方法包括对具有逻辑路径的集成电路（IC）设计执行位置和路由操作; 以及对IC设计执行设计优化操作，包括沿着逻辑路径替换具有至少一个1级电弧的第一单元的2级单元变化沿着逻辑路径升高驱动强度。

公开(公告)号：WO2016151336A1

公开(公告)日：2016-09-29

申请号：PCT/GB2016/050852

申请日：2016-03-24

Applicant: IMPERIAL INNOVATIONS LIMITED

Inventor： MARINESCU, Monica ,  OFFER, Gregory James ,  VON SRBIK, Marie-Therese ,  MARTINEZ-BOTAS, Ricardo

IPC: G01R31/36 ,  G06F17/50

CPC classification number: G01R31/3651 ,  G06F17/5036 ,  G06F2217/78

Abstract: The disclosure provides a method and apparatus for determining a characteristic of a battery within a system. The method comprises: defining a model comprising a plurality of equivalent circuit networks and an interface element through which the equivalent circuit networks are coupled; monitoring at least one observable parameter of the system; and calculating a battery characteristic based on the observable parameter and the model.

Abstract translation: 本公开提供了一种用于确定系统内的电池的特性的方法和装置。 该方法包括：定义包括多个等效电路网络和耦合等效电路网络的接口元件的模型; 监视系统的至少一个可观察参数; 并根据可观测参数和模型计算电池特性。

公开(公告)号：WO2016057138A1

公开(公告)日：2016-04-14

申请号：PCT/US2015/048200

申请日：2015-09-02

Applicant: SYNOPSYS, INC.

Inventor： LARZUL, Ludovic, Marc ,  EMIRIAN, Frederic, Maxime

IPC: G06F9/455

CPC classification number: G06F17/5027 ,  G06F17/5036 ,  G06F2217/78

Abstract: Embodiments relate to the emulation of circuits, and tracking states of signals in an emulated circuit for performing power analysis. A host system incorporates power analysis logic into a design under test (DUT). An emulator emulates the DUT along with the incorporated power analysis logic. Based on the power analysis logic, during a power analysis clock cycle, the emulator selects a signal from a plurality of signals of the DUT. The emulator determines whether a state event is detected for the selected signal. If the state event is detected, a state count is updated for the selected signal that indicates a number of state events detected for the selected signal during emulation of the DUT. If the state count reaches a threshold number based on the update, the emulator transmits a count update signal to the host system indicating that the state count reached the threshold number.

Abstract translation: 实施例涉及电路的仿真以及用于执行功率分析的仿真电路中的信号的跟踪状态。 主机系统将功率分析逻辑并入被测设计（DUT）。 仿真器模拟DUT以及并入的功率分析逻辑。 基于功率分析逻辑，在功率分析时钟周期期间，仿真器从DUT的多个信号中选择信号。 仿真器确定是否检测到所选信号的状态事件。 如果检测到状态事件，则针对所选择的信号更新状态计数，该信号指示在DUT的仿真期间针对所选择的信号检测到的状态事件的数量。 如果状态计数基于更新达到阈值数，则仿真器向主机系统发送指示状态计数达到阈值数的计数更新信号。

公开(公告)号：WO2015175628A1

公开(公告)日：2015-11-19

申请号：PCT/US2015/030518

申请日：2015-05-13

Applicant: TEXAS INSTRUMENTS INCORPORATED ,  TEXAS INSTRUMENTS JAPAN LIMITED

Inventor： MAC, Dien ,  VANAPALLI, Satyanandakishore V. ,  PERRY, Jeffrey ,  GARRETT, Wanda C. ,  ARZADON, Jonathan J.

IPC: G06F17/50 ,  G05B19/00

CPC classification number: G05F1/625 ,  G05B15/02 ,  G05F1/66 ,  G06F17/5063 ,  G06F2217/78

Abstract: In described examples, a method (and system) includes receiving (502), at a computing device including a design tool application, design parameters indicative of power supply loads to be powered. The method further includes generating power supply solutions that omit multi-channel voltage regulators (504), and generating power supply solutions that include multi-channel voltage regulators (506). The method also includes ranking all power supply solutions (508) and providing the ranked power supply solutions to a user (510).

Abstract translation: 在所描述的示例中，方法（和系统）包括在包括设计工具应用的计算设备处接收（502）设计参数，其指示要供电的电源负载。 该方法还包括产生省略多通道稳压器（504）的电源解决方案，以及生成包括多通道稳压器（506）的电源解决方案。 该方法还包括对所有电源解决方案（508）进行排名，并向用户提供排名的电源解决方案（510）。

公开(公告)号：WO2015155916A1

公开(公告)日：2015-10-15

申请号：PCT/JP2015/000647

申请日：2015-02-12

Applicant: パナソニックIPマネジメント株式会社

Inventor： 清水　紀芳 ,  西山　高史 ,  向山　文祥 ,  中原　智治

IPC: G06Q10/00 ,  G01R21/00 ,  G06Q50/10

CPC classification number: G06F17/5045 ,  G01R21/00 ,  G01R21/1331 ,  G06F2217/78 ,  G06N5/04 ,  G06Q10/06 ,  G06Q50/06

Abstract: 　分岐回路ごとに計測される消費電力値に基づいて利用者の行動を予測する。行動予測装置（１０）は、取得部（１１）と予測部（１２）とを備える。取得部１１は、対象空間（住宅（２０））において分電盤（２１）で複数系統に分岐された分岐回路（２２）ごとに電気負荷（２４）による消費電力値を計測装置（２３）から取得する。予測部（１２）は、消費電力値が取得された日時を消費電力値に結び付けた電力情報を用いて、消費電力値があらかじめ定められた基準値まで立ち下がる時刻を停止時刻として求める。さらに、予測部（１２）は、停止時刻を用いて対象空間の利用者が行う特定の行動の種類および行動が生じる時刻を予測する。

Abstract translation: 本发明基于每个分支电路测量的功耗值来预测用户的行为。 该行为预测装置（10）配备有获取单元（11）和预测单元（12）。 采集单元（11）从测量装置（23）获取通过分配板（21）分支成多个系统的每个分支电路（22）的电负载（24）的功率消耗值 目标空间（住宅（20））。 预测单元（12）使用其中功耗值的获取的日期/时间与功耗值相关联的功率信息，作为停止时间获得功耗值下降到预定参考值的时间 。 此外，预测单元（12）通过使用停止时间来预测用户在目标空间中将涉及的特定行为的种类以及行为将发生的时间。