公开(公告)号：WO2007021888A2

公开(公告)日：2007-02-22

申请号：PCT/US2006031298

申请日：2006-08-09

Applicant: QUALCOMM INC ,  DIEFFENDERFER JAMES NORRIS ,  SARTORIUS THOMAS ANDREW ,  BRIDGES JEFFREY TODD ,  MCILVAINE MICHAEL SCOTT ,  BURDA GREGORY CHRISTOPHER

Inventor： DIEFFENDERFER JAMES NORRIS ,  SARTORIUS THOMAS ANDREW ,  BRIDGES JEFFREY TODD ,  MCILVAINE MICHAEL SCOTT ,  BURDA GREGORY CHRISTOPHER

IPC: G06F9/30

CPC classification number: G06F9/30105 ,  G06F9/30141

Abstract: A register file is disclosed. The register file includes a plurality of registers and a decoder. The decoder may be configured to receive an address for any one of the registers, and disable a read operation to the addressed register if data in the addressed register is invalid.

Abstract translation: 公开了一种寄存器文件。 寄存器文件包括多个寄存器和解码器。 解码器可以被配置为接收任何一个寄存器的地址，并且如果寻址的寄存器中的数据无效，则禁止对寻址的寄存器的读取操作。

公开(公告)号：WO2006132804A2

公开(公告)日：2006-12-14

申请号：PCT/US2006/020017

申请日：2006-05-24

Applicant: ATMEL CORPORATION ,  RENNO, Erik, K. ,  STROM, Oyvind

Inventor： RENNO, Erik, K. ,  STROM, Oyvind

IPC: G06F1/00

CPC classification number: G06F1/3203 ,  G06F9/30141 ,  G06F9/3824 ,  G06F9/3826

Abstract: A system and method for preserving power in a microprocessor pipeline (300). The system includes a register file read control unit (305), the read control unit (305) being configured to monitor one or more outputs from a control /decode unit (205) of the pipeline (300) and monitor write addresses from one or more other stages of the pipeline. The system also includes one or more read inhibit units (301, 303) each having an input, an output, and an enable terminal, the output of each of the one or more read inhibit units (301, 303) being coupled to a unique register port of a register file (109) within the pipeline (300). The input of each of the one or more read inhibit units (301, 303) being coupled to the control/decode unit (205), and the enable terminal of each of the one or more read inhibit units (301, 303) being coupled to a unique output of the read control unit (305).

Abstract translation: 一种用于在微处理器管线（300）中保持功率的系统和方法。 所述系统包括寄存器文件读取控制单元（305），所述读取控制单元（305）被配置为监视来自所述流水线（300）的控制/解码单元（205）的一个或多个输出，并监视来自一个或 更多的其他阶段的管道。 该系统还包括一个或多个每个具有输入，输出和使能端的读取禁止单元（301,303），一个或多个读取禁止单元（301,303）中的每一个的输出被耦合到唯一的 管道（300）内的寄存器文件（109）的注册端口。 一个或多个禁止读取单元（301,303）中的每一个的输入被耦合到控制/解码单元（205），并且一个或多个禁止读取单元（301,303）中的每一个的使能端被耦合 到读取控制单元（305）的唯一输出。

公开(公告)号：WO2005020067A2

公开(公告)日：2005-03-03

申请号：PCT/US2004/024956

申请日：2004-07-30

Applicant: SUN MICROSYSTEMS, INC ,  OLUKOTUN, Kunle, A.

Inventor： OLUKOTUN, Kunle, A.

IPC: G06F9/38

CPC classification number: G06F9/3834 ,  G06F9/30032 ,  G06F9/30047 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30141 ,  G06F9/3828 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/3891 ,  G06F12/0811 ,  G06F12/0813 ,  G06F12/0842 ,  G06F15/167 ,  G06F15/781

Abstract: A processor is provided. The processor includes at least two cores. The at least two cores have a first level cache memory and are multi-threaded. A crossbar is included. A plurality of cache bank memories in communication with the at least two cores through the crossbar is provided. Each of the plurality of cache bank memories communicates with a main memory interface. A plurality of input/output interface modules in communication with the main memory interface and providing a link to the at least two cores are included. The link bypasses the plurality of cache bank memories and the crossbar. Threading hardware configured to enable the at least two cores to switch from a first thread to a second thread in a manner hiding delays caused by cache accesses is included. A server and a method for determining when to switch threads in a multi-core multi-thread environment are included.

Abstract translation: 提供处理器。 处理器包括至少两个核。 至少两个内核具有第一级缓存，并且是多线程的。 包括交叉开关。 提供了通过横杆与至少两个核心通信的多个高速缓存组存储器。 多个高速缓存组存储器中的每一个与主存储器接口通信。 包括与主存储器接口通信并提供到至少两个核的链接的多个输入/输出接口模块。 链路绕过多个缓存组存储器和横杠。 配置为使得至少两个核能够以隐藏由高速缓存访​​问引起的延迟的方式从第一线程切换到第二线程的线程硬件被包括。 包括用于确定何时切换多核多线程环境中的线程的服务器和方法。

公开(公告)号：WO2004051449A3

公开(公告)日：2004-12-16

申请号：PCT/IB0305608

申请日：2003-12-03

Applicant: KONINKL PHILIPS ELECTRONICS NV ,  PHILIPS CORP ,  TERECHKO ANDREI ,  GARG MANISH

Inventor： TERECHKO ANDREI ,  GARG MANISH

IPC: G06F1/32 ,  G06F9/30

CPC classification number: G06F9/30141 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/30083 ,  G06F9/3012 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171

Abstract: A circuit arrangement and method of controlling power dissipation utilize a register file (60) with power dissipation control capabilities through a banked register design coupled with enable logic (62, 82) that is configured to selectively disable unused banks (70) of registers by selectively gating off clock (74), address (76) and data (78) inputs supplied thereto.

Abstract translation: 控制功率耗散的电路布置和方法利用具有功率耗散控制能力的寄存器文件（60），其通过与启用逻辑（62,82）耦合的分组寄存器设计被配置为通过选择性地选择性地禁用寄存器的未使用存储体（70） 关闭提供给它的时钟（74），地址（76）和数据（78）输入。

公开(公告)号：WO2004046914A3

公开(公告)日：2004-09-30

申请号：PCT/IB0304824

申请日：2003-10-28

Applicant: KONINKL PHILIPS ELECTRONICS NV ,  SRINIVASAN BALAKRISHNAN ,  BEKOOIJ MARCO J G

Inventor： SRINIVASAN BALAKRISHNAN ,  BEKOOIJ MARCO J G

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/3012 ,  G06F9/30032 ,  G06F9/30101 ,  G06F9/30141 ,  G06F9/3828 ,  G06F9/3885 ,  G06F9/3891

Abstract: A compute program is executed in a VLIW processor, which contains a plurality of functional units and a plurality of register files that are each coupled to a respective subset of the functional units. When a first instruction is executed that results in writing of a result to a register file in a register addressed by a result address from the first instruction, the result is copied to a copy register in a register file. The copy register is selected dependent on the register file to which the result was written, but at least partially independent of the result address, so that results written to different addressed registers in the register file are copied to the same register in the copy file. Subsequently a copy instruction may be executed to copy the result from the copy register file to a second register file, from which the result may be used as operand of another instruction.

Abstract translation: 在VLIW处理器中执行计算程序，VLIW处理器包含多个功能单元和多个寄存器文件，每个寄存器文件各自耦合到功能单元的相应子集。 当执行导致将结果写入由第一指令的结果地址寻址的寄存器中的寄存器文件的第一指令时，将结果复制到寄存器文件中的复制寄存器。 复制寄存器取决于写入结果的寄存器文件，但至少部分独立于结果地址，因此写入寄存器文件中不同寻址寄存器的结果将复制到复制文件中的同一寄存器。 随后，可以执行复制指令以将结果从复制寄存器文件复制到第二寄存器文件，从该寄存器文件可以将结果用作另一个指令的操作数。

公开(公告)号：WO2004057472A1

公开(公告)日：2004-07-08

申请号：PCT/JP2002/013312

申请日：2002-12-19

Applicant: 富士通株式会社 ,  鶴田 徹 ,  熊本 乃親

Inventor： 鶴田 徹 ,  熊本 乃親

IPC: G06F9/48

CPC classification number: G06F9/30105 ,  G06F9/30141 ,  G06F9/461

Abstract: レジスタブロックに、ＣＰＵコアのマルチタスク処理における現在実行中のタクスのレジスタデータビットを記憶する揮発性記憶セルと、マルチタスク処理のタスク別にレジスタデータビットを退避する最大タスク数ｍ分の不揮発性記憶セル２を設ける。タスク切替記憶制御部は、例えばタクス１からタクス２に切替える場合には、揮発性記憶セルのレジスタデータビットを切替前のタスク１の不揮発性記憶セルに退避書込制御信号により書込んで退避させた後に、切替後のタクス２の不揮発性記憶セルに退避しているレジスタデータビットを復元読出制御信号により読出し、揮発性記憶セルにデータ書込制御信号Ｅ２により書込む。

Abstract translation: 寄存器块包括用于存储在CPU核心多任务处理中执行的任务的寄存器数据位的易失性存储单元和用于保存寄存器数据位的最大数量m的非易失性存储单元（2） 对于多任务处理的每个任务。 例如，当从任务1切换到任务2时，任务切换存储控制单元在通过保存/写入控制信号切换之前将易失性存储单元的寄存器位写入并保存在任务1的非易失性存储单元中，之后 任务切换存储控制单元在通过恢复/读取控制信号切换之后读出保存在任务2的非易失性存储单元中的寄存器数据位，并通过数据写入控制信号将寄存器数据位写入易失性存储单元 。

公开(公告)号：WO2004034251A1

公开(公告)日：2004-04-22

申请号：PCT/IB2003/004183

申请日：2003-09-17

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  ALBA PINTO, Carlos, A. ,  SETHURAMAN, Ramanathan ,  SRINIVASAN, Balakrishnan ,  PETERS, Harm, J., A., M. ,  PESET LLOPIS, Rafael

Inventor： ALBA PINTO, Carlos, A. ,  SETHURAMAN, Ramanathan ,  SRINIVASAN, Balakrishnan ,  PETERS, Harm, J., A., M. ,  PESET LLOPIS, Rafael

IPC: G06F9/38

CPC classification number: G06F9/3853 ,  G06F1/3203 ,  G06F1/3237 ,  G06F1/3275 ,  G06F1/3287 ,  G06F9/3012 ,  G06F9/30141 ,  G06F9/30167 ,  G06F9/3869 ,  G06F9/3885 ,  Y02D10/128 ,  Y02D10/14 ,  Y02D10/171 ,  Y02D50/20

Abstract: A data processing apparatus has an instruction memory system arranged to output an instruction word, capable of containing a plurality of instructions, respective instruction words being output in response to respective instruction addresses. An instruction execution unit contains a plurality of functional units, each capable of executing a respective instruction from the instruction word in parallel with execution of other instructions from the instruction word by other ones of the functional units. A power saving circuit is provided to switch a selectable subset of the functional units and/or parts of the instruction memory to a power saving state, while other functional units and parts of the instruction memory continue processing instructions in a normal power consuming state. The power saving circuit selects the functional units and/or parts of the instruction memory dependent on program execution.

Abstract translation: 数据处理装置具有指令存储器系统，其被布置为输出能够包含多个指令的指令字，响应于相应的指令地址输出相应的指令字。 指令执行单元包含多个功能单元，每个功能单元能够执行来自指令字的相应指令，并且与其他功能单元从指令字执行其他指令并行执行。 提供省电电路以将功能单元和/或指令存储器的可选择子集切换到省电状态，而指令存储器的其他功能单元和部分在正常功耗状态下继续处理指令。 省电电路根据程序执行选择指令存储器的功能单元和/或部分。

公开(公告)号：WO2004017222A2

公开(公告)日：2004-02-26

申请号：PCT/US2003/025298

申请日：2003-08-14

Applicant: CARNEGIE MELLON UNIVERSITY

Inventor： SCHMIT, Herman ,  LEVINE, Benjamin

IPC: G06F15/76

CPC classification number: G06F9/30141 ,  G06F1/3203 ,  G06F1/3243 ,  G06F9/3832 ,  G06F9/3867 ,  Y02D10/152

Abstract: A method and apparatus for storing and using "register use" information to determine when a register is being used for the last time so that power savings may be achieved is disclosed. The register use information may take the form of "last read" information for a particular register. The last read information may be used to force the value of the register, after being read, to zero or to clock only that register while masking off the other registers. Several methods and hardware variations are disclosed for using the register use information to achieve power savings.

Abstract translation: 一种用于存储和使用“寄存器使用”信息来确定最后一次使用寄存器的时间的方法和装置，以便可以实现功率节省。 寄存器使用信息可以采用特定寄存器的“最后读取”信息的形式。 最后读取的信息可以用于在读取之后将寄存器的值强制为零，或者仅屏蔽寄存器，同时遮蔽掉其他寄存器。 公开了使用寄存器使用信息来实现功率节省的几种方法和硬件变化。

公开(公告)号：WO2003085516A1

公开(公告)日：2003-10-16

申请号：PCT/IB2003/001265

申请日：2003-03-31

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  DURANTON, Marc ,  PASQUIER, Laurent ,  RIVIERRE-VIER, Valérie ,  ZHAO-HUANG, Qin

Inventor： DURANTON, Marc ,  PASQUIER, Laurent ,  RIVIERRE-VIER, Valérie ,  ZHAO-HUANG, Qin

IPC: G06F9/30

CPC classification number: G06F9/30141 ,  G06F9/30112 ,  G06F9/3012 ,  G06F9/3885

Abstract: The invention relates to a processing system comprising a calculation device comprising at least one calculation unit (13), a storage device and a system for switching between the storage device and the calculation device. In order to reduce the size of the switching system, the storage device comprises several banks of registers (21, 22) for storing words, the switching system comprises at least one switching device (24) associated with each bank of registers and the calculation units exchange a word with a bank of registers by means of the associated switching device.

Abstract translation: 本发明涉及一种包括计算装置的处理系统，所述计算装置包括至少一个计算单元（13），存储装置和用于在所述存储装置和所述计算装置之间切换的系统。 为了减小开关系统的尺寸，存储装置包括用于存储字的多组寄存器（21,22），该开关系统包括与每一组寄存器相关的至少一个开关装置（24）和计算单元 通过相关的交换设备与一组寄存器交换一个字。

公开(公告)号：WO0068778A9

公开(公告)日：2002-04-04

申请号：PCT/US0012800

申请日：2000-05-09

Applicant: SUN MICROSYSTEMS INC

Inventor： JOY WILLIAM N ,  TREMBLAY MARC ,  LAUTERBACH GARY ,  CHAMDANI JOSEPH I

IPC: G06F9/38 ,  G06F12/08 ,  G06F9/48

CPC classification number: G06F9/30141 ,  G06F9/30127 ,  G06F9/3804 ,  G06F9/3851 ,  G06F9/3885 ,  G06F9/4843 ,  G06F12/0842

Abstract: A processor includes logic (612) for tagging a thread identifier (TID) for usage with processor blocks that are not stalled. Pertinent non-stalling blocks include caches, translation look-aside buffers (TLB) (1258, 1220), a load buffer asynchronous interface, an external memory management unit (MMU) interface (320, 330), and others. A processor (300) includes a cache that is segregated into a plurality of N cache parts. Cache segregation avoids interference, "pollution", or "cross-talk" between threads. One technique for cache segregation utilizes logic for storing and communicating thread identification (TID) bits. The cache utilizes cache indexing logic. For example, the TID bits can be inserted at the most significant bits of the cache index.

Abstract translation: 处理器包括用于标记线程标识符（TID）的逻辑（612），以用于未被停止的处理器块。 相关的非停顿块包括缓存，翻译后备缓冲器（TLB）（1258,1220），加载缓冲器异步接口，外部存储器管理单元（MMU）接口（320,330）等。 处理器（300）包括分离成多个N个高速缓存部分的高速缓存。 缓存隔离避免线程间的干扰，“污染”或“串扰”。 用于缓存分离的一种技术利用用于存储和传送线程标识（TID）位的逻辑。 缓存使用高速缓存索引逻辑。 例如，TID位可以插入高速缓存索引的最高有效位。