公开(公告)号：WO2018026539A1

公开(公告)日：2018-02-08

申请号：PCT/US2017/043187

申请日：2017-07-21

Applicant: MICROSOFT TECHNOLOGY LICENSING, LLC

Inventor： SMITH, Aaron L. ,  GRAY, Jan S.

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/30043 ,  G06F9/30101 ,  G06F9/30116 ,  G06F9/30141 ,  G06F9/3016 ,  G06F9/3828 ,  G06F9/3842 ,  G06F9/3859

Abstract: Technology related to register files for block-based processor architectures is disclosed. In one example of the disclosed technology, a processor core including a transactional register file and an execution unit can be used to execute an instruction block. The transactional register file can include a plurality of registers, where each register includes a previous value field and a next value field. The previous value field can be updated when a register-write message is received and the processor core is in a first state. The next value field can be updated when a register-write message is received and the processor core is in a second state. The execution unit can execute instructions of the instruction block. The execution unit can be configured to read register values from the previous value field and to cause register-write messages to be transmitted from the processor core when executing instructions that write to the registers.

Abstract translation: 公开了与基于块的处理器架构的寄存器文件相关的技术。 在所公开的技术的一个示例中，可以使用包括事务寄存器文件和执行单元的处理器核来执行指令块。 事务寄存器文件可以包括多个寄存器，其中每个寄存器包括先前值字段和下一个值字段。 当寄存器写入消息被接收且处理器核心处于第一状态时，先前值字段可被更新。 当接收到寄存器写入消息并且处理器内核处于第二状态时，下一个值字段可以被更新。 执行单元可以执行指令块的指令。 执行单元可以被配置为从先前值字段中读取寄存器值，并且在执行写入寄存器的指令时使寄存器写入消息从处理器核心传输。

公开(公告)号：WO2016200501A1

公开(公告)日：2016-12-15

申请号：PCT/US2016/030265

申请日：2016-04-29

Applicant: INTEL CORPORATION

Inventor： PAL, Supratim ,  MAIYURAN, Subramaniam ,  DAVIS, Mark

IPC: G06T1/20 ,  G06T1/60 ,  G06F3/14 ,  G09G5/36

CPC classification number: G06F15/82 ,  G06F9/30141 ,  G06F9/345 ,  G06F9/3824 ,  G06F9/3851 ,  G06F9/3887

Abstract: Techniques to suppress redundant reads to register addresses and to replicate read data are disclosed. The redundant reads are suppressed when multiple source operands specify the same register address to read. Additionally, the read data is replicated to a data stream or data location corresponding to the source operands where the data read was suppressed.

Abstract translation: 公开了抑制冗余读取以注册地址和复制读取数据的技术。 当多个源操作数指定要读取的相同寄存器地址时，冗余读取被抑制。 此外，读取的数据被复制到对应于数据读取被抑制的源操作数的数据流或数据位置。

公开(公告)号：WO2015121868A1

公开(公告)日：2015-08-20

申请号：PCT/IL2015/050175

申请日：2015-02-17

Applicant: TECHNION RESEARCH AND DEVELOPMENT FOUNDATION LTD. ,  UNIVERSITY OF ROCHESTER

Inventor： KVATINSKY, Shahar ,  PATEL, Ravi ,  FRIEDMAN, Eby G. ,  KOLODNY, Avinoam

IPC: G11C11/00 ,  G11C13/00 ,  G06F9/38

CPC classification number: G11C13/0069 ,  G06F9/30101 ,  G06F9/30123 ,  G06F9/30141 ,  G06F9/3851 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/004 ,  G11C14/009 ,  H01L27/24

Abstract: A multistate register, comprising: a flip-flop that comprises a first latch, a second latch and an intermediate gate coupled between the first and second latches; multiple memristive devices; and an interface coupled between the multiple memristive devices and the flip-flop; wherein the multistate register is arranged to operate in a memristive device write mode, in a memristive device read mode and in a flip-flop mode; wherein when operating in the memristive device read mode, the interface is arranged to write to a first selected memristive device of the multiple memristive devices a first logic value stored in the first latch; wherein when operating in the memristive device write mode, the interface is arranged to write to the second latch a second logic value stored in a second selected memristive device of the multiple memristive devices; and wherein when operating on a flip-flop mode logic the interface is prevented from transferring values between the flip flop and the memristive devices.

Abstract translation: 一种多态寄存器，包括：触发器，包括第一锁存器，第二锁存器和耦合在所述第一和第二锁存器之间的中间栅极; 多个忆阻器 以及耦合在所述多个忆阻器件和所述触发器之间的接口; 其中所述多态寄存器被布置成以忆阻器件读取模式和触发器模式在忆阻器件写入模式下工作; 其中当在所述忆阻器件读取模式下操作时，所述接口被布置为向所述多个忆阻器件的第一选择的忆阻器件写入存储在所述第一锁存器中的第一逻辑值; 其中当在所述忆阻器件写入模式下操作时，所述接口被布置为向所述第二锁存器写入存储在所述多个忆阻器件的第二选择的忆阻器中的第二逻辑值; 并且其中当在触发器模式逻辑上操作时，防止接口在触发器和忆阻器之间传送值。

公开(公告)号：WO2011100352A1

公开(公告)日：2011-08-18

申请号：PCT/US2011/024227

申请日：2011-02-09

Applicant: QUALCOMM INCORPORATED ,  BURDA, Gregory Christopher ,  MCILVAINE, Michael Scott ,  NUNAMAKER, Nathan Samuel ,  KOLLA, Yeshwant Nagaraj

Inventor： BURDA, Gregory Christopher ,  MCILVAINE, Michael Scott ,  NUNAMAKER, Nathan Samuel ,  KOLLA, Yeshwant Nagaraj

IPC: G06F9/30 ,  G06F9/38

CPC classification number: G06F9/30141 ,  G06F9/3857

Abstract: Write-through-read (WTR) comparator circuits and related WTR processes and memory systems are disclosed. The WTR comparator circuits can be configured to perform WTR functions for a multiple port file having one or more read and write ports. One or more WTR comparators in the WTR comparator circuit are configured to compare a read index into a file with a write index corresponding to a write-back stage selected write port among a plurality of write ports that can write data to the entry in the file. The WTR comparators then generate a WTR comparator output indicating whether the write index matches the read index to control a WTR function. In this manner, the WTR comparator circuit can employ less WTR comparators than the number of read and write port combinations. Providing less WTR comparators can reduce power consumption, cost, and area required on a semiconductor die for the WTR comparator circuit.

Abstract translation: 通读（WTR）比较器电路和相关的WTR处理和存储器系统被公开。 WTR比较器电路可以被配置为对具有一个或多个读取和写入端口的多端口文件执行WTR功能。 WTR比较器电路中的一个或多个WTR比较器被配置为将读取的索引与可以将数据写入文件中的条目的多个写入端口中的读取索引与对应于写回阶段选择的写入端口的写入索引进行比较 。 WTR比较器然后产生WTR比较器输出，指示写入索引是否与读取索引匹配以控制WTR功能。 以这种方式，WTR比较器电路可以使用比读取和写入端口组合数更少的WTR比较器。 提供较少的WTR比较器可以降低用于WTR比较器电路的半导体管芯上的功耗，成本和面积。

公开(公告)号：WO2010016097A1

公开(公告)日：2010-02-11

申请号：PCT/JP2008/002172

申请日：2008-08-08

Applicant: 富士通株式会社 ,  大貫祥照

Inventor： 大貫祥照

IPC: G06F9/34 ,  G06F9/40

CPC classification number: G06F9/30127 ,  G06F9/30141

Abstract: 　レジスタウィンドウ方式を採用する演算処理装置において、レジスタファイルの読み出し部分をカレントウィンドウ選択、レジスタ選択と２段階で制御するように構成し、かつ複数の読み出しポートにおいて選択されるレジスタを、アウトオブオーダ実行可能なように各ポートについて予め設定した。これにより、一時記憶を備えることなく演算部へのデータ読み出しが可能であり、かつウィンドウ切り替え命令の後続命令のアウトオブオーダ実行が可能である。

Abstract translation: 在使用寄存器窗口系统的处理单元中，寄存器文件读取部分通过当前窗口选择和寄存器选择被控制在两个级别中。 预先为每个端口设置每个读取端口中要选择的寄存器，以便可以以无序方式执行寄存器。 因此，可以在不使用临时存储器的情况下将数据读取到操作单元，并且可以以无序方式执行窗口切换指令之后的指令。

公开(公告)号：WO2008042700A3

公开(公告)日：2008-10-30

申请号：PCT/US2007079701

申请日：2007-09-27

Applicant: 3DLABS INC LTD ,  BLOOMFIELD JOHNATHAN ,  ROBSON JOHN DAVID ,  MURPHY NICHOLAS J N

Inventor： BLOOMFIELD JOHNATHAN ,  ROBSON JOHN DAVID ,  MURPHY NICHOLAS J N

IPC: G06F7/38 ,  G06F9/00 ,  G06F9/44 ,  G06F15/00

CPC classification number: G06F9/30098 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/30134 ,  G06F9/30141

Abstract: Architectures and methods for viewing data in multiple formats within a register file. Various disclosed embodiments allow a plurality of consecutive registers within one register file to appear to be temporarily transposed by one instruction, such that each transposed register contains one byte or word from multiple consecutive registers. A program can arbitrarily reorganize the bytes within a register by swapping the value stored in any byte within the register with the value stored in any other byte within the same register. Indirect register access is also provided, without additional scoreboarding hardware, as an apparent move from one register to another. The functionality of a hardware data FIFO at the I/O is also provided, without the power consumption of register-to-register transfers. However, the size of the FTFO can be changed under program control.

Abstract translation: 用于在寄存器文件内以多种格式查看数据的体系结构和方法。 各种公开的实施例允许一个寄存器文件内的多个连续寄存器看起来被一个指令暂时转置，使得每个转置的寄存器包含来自多个连续寄存器的一个字节或字。 程序可以通过将存储在寄存器内的任何字节中的值与存储在同一寄存器内的任何其他字节中的值交换来任意重新组织寄存器内的字节。 还提供间接寄存器访问，无需额外的记分板硬件，从一个寄存器移动到另一个寄存器。 还提供了I / O上硬件数据FIFO的功能，没有寄存器到寄存器传输的功耗。 但是，FTFO的大小可以在程序控制下更改。

公开(公告)号：WO2006132804A3

公开(公告)日：2008-01-10

申请号：PCT/US2006020017

申请日：2006-05-24

Applicant: ATMEL CORP ,  RENNO ERIK K ,  STROM OYVIND

Inventor： RENNO ERIK K ,  STROM OYVIND

IPC: G06F9/30

CPC classification number: G06F1/3203 ,  G06F9/30141 ,  G06F9/3824 ,  G06F9/3826

Abstract: A system and method for preserving power in a microprocessor pipeline (300). The system includes a register file read control unit (305), the read control unit (305) being configured to monitor one or more outputs from a control /decode unit (205) of the pipeline (300) and monitor write addresses from one or more other stages of the pipeline. The system also includes one or more read inhibit units (301, 303) each having an input, an output, and an enable terminal, the output of each of the one or more read inhibit units (301, 303) being coupled to a unique register port of a register file (109) within the pipeline (300). The input of each of the one or more read inhibit units (301, 303) being coupled to the control/decode unit (205), and the enable terminal of each of the one or more read inhibit units (301, 303) being coupled to a unique output of the read control unit (305).

Abstract translation: 一种用于在微处理器管线（300）中保持功率的系统和方法。 所述系统包括寄存器文件读取控制单元（305），所述读取控制单元（305）被配置为监视来自所述流水线（300）的控制/解码单元（205）的一个或多个输出，并监视来自一个或 更多的其他阶段的管道。 该系统还包括一个或多个每个具有输入，输出和使能端的读取禁止单元（301,303），一个或多个读取禁止单元（301,303）中的每一个的输出被耦合到唯一的 管道（300）内的寄存器文件（109）的注册端口。 一个或多个禁止读取单元（301,303）中的每一个的输入被耦合到控制/解码单元（205），并且一个或多个禁止读取单元（301,303）中的每一个的使能端被耦合 到读取控制单元（305）的唯一输出。

公开(公告)号：WO2005020067A3

公开(公告)日：2006-05-26

申请号：PCT/US2004024956

申请日：2004-07-30

Applicant: SUN MICROSYSTEMS INC ,  OLUKOTUN KUNLE A

Inventor： OLUKOTUN KUNLE A

IPC: G06F9/38 ,  G06F9/30 ,  G06F9/315 ,  G06F12/08 ,  G06F15/78

CPC classification number: G06F9/3834 ,  G06F9/30032 ,  G06F9/30047 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30141 ,  G06F9/3828 ,  G06F9/3851 ,  G06F9/3861 ,  G06F9/3891 ,  G06F12/0811 ,  G06F12/0813 ,  G06F12/0842 ,  G06F15/167 ,  G06F15/781

Abstract: A processor is provided. The processor includes at least two cores. The at least two cores have a first level cache memory and are multi-threaded. A crossbar is included. A plurality of cache bank memories in communication with the at least two cores through the crossbar is provided. Each of the plurality of cache bank memories communicates with a main memory interface. A plurality of input/output interface modules in communication with the main memory interface and providing a link to the at least two cores are included. The link bypasses the plurality of cache bank memories and the crossbar. Threading hardware configured to enable the at least two cores to switch from a first thread to a second thread in a manner hiding delays caused by cache accesses is included. A server and a method for determining when to switch threads in a multi-core multi-thread environment are included.

Abstract translation: 提供处理器。 处理器包括至少两个核。 至少两个内核具有第一级缓存，并且是多线程的。 包括交叉开关。 提供了通过横杆与至少两个核心通信的多个高速缓存组存储器。 多个高速缓存组存储器中的每一个与主存储器接口通信。 包括与主存储器接口通信并提供到至少两个核的链接的多个输入/输出接口模块。 链路绕过多个高速缓存组存储器和交叉开关。 被配置为使得至少两个核能够以隐藏由高速缓存访​​问引起的延迟的方式从第一线程切换到第二线程的线程硬件被包括。 包括用于确定何时切换多核多线程环境中的线程的服务器和方法。

公开(公告)号：WO2005122177A1

公开(公告)日：2005-12-22

申请号：PCT/JP2005/010473

申请日：2005-06-08

Applicant: 松下電器産業株式会社 ,  炭田 昌哉

Inventor： 炭田 昌哉

IPC: G11C11/41

CPC classification number: G11C8/16 ,  G06F9/30141 ,  G11C7/04 ,  G11C7/1006 ,  G11C7/22 ,  G11C7/227 ,  G11C11/413 ,  G11C2207/104

Abstract: 　多ポート構成のレジスタファイルを有する半導体集積回路において、第１の保持回路２０Ａは、１つの第１の書き込みポート部２１ＡＷ及び２つの第１の読み出しポート部２１ＡＲ１、２１ＡＲ２を持つ第１の機能ブロックに専用である。第２の保持回路３０Ｂは、１つの第２の書き込みポート部３１ＡＷ及び１つの第２の読み出しポート部３１ＢＲを持つ第２の機能ブロックに専用である。第１の保持回路２０Ａの保持データを例えば第２の読み出しポート部３１ＢＲから読み出す必要が生じた際には、第２の保持回路３０Ｂのデータをラッチ回路４０にラッチした後、第１の保持回路２０Ａのデータを第２の保持回路３０Ｂに転送し、続いて前記ラッチ回路４０にラッチした第２の保持回路３０Ｂのデータを第１の保持回路２０Ａに転送して、データの入れ替えを行う。従って、レジスタファイルの必要面積が大幅に削減される。

Abstract translation: 在具有多端口寄存器文件的半导体集成电路中，第一保持电路（20A）专用于具有第一写入端口部分（21AW）和两个第一读取端口部分（21AR1,21AR2）的第一功能块。 第二保持电路（30B）专用于具有第二写入端口部分（31AW）和第二读取端口部分（31BR）的第二功能块。 当经由例如第二读取端口部分（31BR）需要读取第一保持电路（20A）的保持数据时，第二保持电路（30B）的数据由锁存电路（40）锁存 ），然后将第一保持电路（20A）的数据传送到第二保持电路（30B），然后由锁存电路（40）锁存的第二保持电路（30B）的数据被传送到第一保持电路 电路（20A），从而交换数据。 因此，可以显着地减少寄存器文件所需的面积。

公开(公告)号：WO2004084065A3

公开(公告)日：2005-08-11

申请号：PCT/IB2004050270

申请日：2004-03-17

Applicant: KONINKL PHILIPS ELECTRONICS NV ,  SRINIVASAN BALAKRISHNAN ,  SETHURAMAN RAMANATHAN ,  ALBA PINTO CARLOS A

Inventor： SRINIVASAN BALAKRISHNAN ,  SETHURAMAN RAMANATHAN ,  ALBA PINTO CARLOS A

IPC: G06F9/38 ,  G06F9/45

CPC classification number: G06F8/445 ,  G06F9/30141 ,  G06F9/3826 ,  G06F9/3859 ,  G06F9/3865 ,  G06F9/3869

Abstract: An instruction processing device has a of pipe-line stage with a functional unit for executing a command from an instruction. A first register unit is coupled to the functional unit for storing a result of execution of the command when the command has reached a first one of the pipeline stages, and for supplying bypass operand data to the functional unit. A register file is coupled to the functional unit for storing the result when the command has reached a second one of the pipeline stages, downstream from the first one of the pipeline stages, and for supplying operand data to the functional unit. A disable circuit is coupled to selectively disable storing of the results in the register file under control of the instructions.

Abstract translation: 指令处理装置具有管线级，其具有用于从指令执行命令的功能单元。 第一寄存器单元耦合到功能单元，用于当命令已经到达第一个流水线级时存储命令的执行结果，并且用于将旁路操作数数据提供给功能单元。 寄存器文件耦合到功能单元，用于当命令已经到达第一个流水线级的第一个流水线级的下游，并且将操作数数据提供给功能单元时存储结果。 耦合禁止电路以在指令的控制下选择性地禁止将结果存储在寄存器文件中。