公开(公告)号：WO2014135758A1

公开(公告)日：2014-09-12

申请号：PCT/FR2014/050336

申请日：2014-02-18

Applicant: INSIDE SECURE

Inventor： BOUZEKRI ALAMI, Salwa

IPC: G11C7/24 ,  G11C8/20 ,  G11C11/4078 ,  G11C16/22

CPC classification number: G11C29/50 ,  G11C7/00 ,  G11C7/24 ,  G11C8/20 ,  G11C11/4078 ,  G11C16/22 ,  G11C29/08 ,  G11C2029/5004

Abstract: L'invention concerne une mémoire comprenant au moins une ligne (WLm) à laquelle sont reliées des cellules mémoire. Un circuit de commande est configuré pour émettre un signal de fin d'opération transitoire (OPm) à la fin de l'exécution d'une opération sur au moins une cellule mémoire, et un circuit de détection d'une impulsion transitoire (DC1) relié à la ligne (WLm) de la mémoire est configuré pour fournir un signal de détection d'une impulsion transitoire lorsqu'un front descendant de l'amplitude d'un signal en tension (Csm) apparaît sur la ligne de la mémoire en l'absence du signal de fin d'opération.

Abstract translation: 本发明涉及包含存储器单元连接到的至少一条线（WLm）的存储器。 控制电路被配置为在执行至少一个存储单元中的操作结束时发出瞬态操作结束信号（OPm），以及用于检测连接到线路（WLm）的瞬态脉冲（DC1）的电路 存储器被配置为当在没有操作结束信号的情况下在存储器的行上出现电压信号（Csm）的幅度的下降沿时，指示已经检测到瞬态脉冲的信号。

公开(公告)号：WO2012101485A1

公开(公告)日：2012-08-02

申请号：PCT/IB2011/055117

申请日：2011-11-16

Applicant: NDS LIMITED ,  ELBAUM, Reuven ,  SHKEDY, Zvi ,  AMARILIO, Lior ,  BEAR, Uri ,  SHLOMOVICH, Yonatan ,  SHEN-ORR, Chaim D. ,  SHAPIRO, Yigal

Inventor： ELBAUM, Reuven ,  SHKEDY, Zvi ,  AMARILIO, Lior ,  BEAR, Uri ,  SHLOMOVICH, Yonatan ,  SHEN-ORR, Chaim D. ,  SHAPIRO, Yigal

IPC: G11C7/10 ,  G11C7/24 ,  G11C16/22

CPC classification number: G06F21/64 ,  G06F21/755 ,  G06F21/79 ,  G11C7/08 ,  G11C7/1006 ,  G11C7/1012 ,  G11C7/24 ,  G11C16/22 ,  G11C2207/002

Abstract: An electronic device (22, 48, 50) includes an array (26) of memory cells, which are configured to store data values. One or more sense amplifiers (40) have respective inputs for receiving signals from the memory cells and are configured to output the data values corresponding to the received signals. Switching circuitry (36, 52) is coupled between the array of the memory cells and the sense amplifiers and is configured to receive an indication of a temporal pattern and to route the signals from the memory cells among the inputs of the sense amplifiers in accordance with the temporal pattern.

Abstract translation: 电子设备（22,48,50）包括被配置为存储数据值的存储器单元的阵列（26）。 一个或多个感测放大器（40）具有用于从存储器单元接收信号的相应输入，并且被配置为输出与接收到的信号相对应的数据值。 开关电路（36,52）耦合在存储器单元的阵列和读出放大器之间，并被配置为接收时间模式的指示，并且根据读出放大器的输入，从读出放大器的输入中的存储单元的信号 时间模式。

公开(公告)号：WO2012010079A1

公开(公告)日：2012-01-26

申请号：PCT/CN2011/077315

申请日：2011-07-19

Applicant: 山东新北洋信息技术股份有限公司 ,  丛强滋 ,  王春涛 ,  姜天信 ,  许加波 ,  于转龙

Inventor： 丛强滋 ,  王春涛 ,  姜天信 ,  许加波 ,  于转龙

IPC: B41J5/30 ,  B41J29/393 ,  B41J29/00 ,  G11C16/22

CPC classification number: B41J29/26 ,  G06F3/1207 ,  G06F3/121 ,  G06F3/1234 ,  G06F3/1273 ,  G06F3/1274 ,  G06F3/1279 ,  G06F3/1284 ,  G06K15/408

公开(公告)号：WO2007119190A2

公开(公告)日：2007-10-25

申请号：PCT/IB2007/051213

申请日：2007-04-04

Applicant: KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  SALTERS, Roelof, H., W. ,  VAN VEEN, Rutger, S. ,  HEILIGERS, Manuel, P., C. ,  KRUSEMAN, Abraham, C. ,  TUYLS, Pim, T. ,  SCHRIJEN, Geert, J. ,  SKORIC, Boris

Inventor： SALTERS, Roelof, H., W. ,  VAN VEEN, Rutger, S. ,  HEILIGERS, Manuel, P., C. ,  KRUSEMAN, Abraham, C. ,  TUYLS, Pim, T. ,  SCHRIJEN, Geert, J. ,  SKORIC, Boris

IPC: G11C7/24 ,  G11C16/20 ,  G11C16/22

CPC classification number: G11C7/24 ,  G06F21/30 ,  G06F21/73 ,  G11C7/20 ,  G11C16/20 ,  G11C16/22 ,  G11C2029/0407 ,  G11C2029/4402 ,  G11C2029/5002 ,  H04L9/0866

Abstract: A method (100) is disclosed of generating an identifier from a semiconductor device (600) comprising a volatile memory (610) having a plurality of memory cells. The method comprises causing (110) the memory cells to assume a plurality of pseudo-random bit values inherent to variations in the microstructure of the memory cells; retrieving (120) the bit values from at least a subset of the plurality of memory cells; and generating the identifier from the retrieved bit values. The method (100) is based on the realization that a substantial amount of the cells of a volatile memory can assume a bit value that is governed by underlying variations in manufacturing process parameters; this for instance occurs at power-up for an SRAM or after a time period without refresh for a DRAM. This can be used for several identification purposes, such as identifying a semiconductor device (600) comprising the volatile memory (610), or for secure key generation by mapping error- correcting code words onto the identifier bit locations. The present invention further includes a semiconductor device (600, 1000) configured to be subjectable to the method (100) of the present invention.

Abstract translation: 公开了一种从包括具有多个存储单元的易失性存储器（610）的半导体器件（600）生成标识符的方法（100）。 该方法包括使（110）存储器单元呈现存储器单元的微结构变化所固有的多个伪随机位值; 从所述多个存储器单元的至少一个子集中检索（120）所述位值; 以及从所检索的位值生成所述标识符。 方法（100）基于以下认识：易失性存储器的大量单元可以采用受制造工艺参数的潜在变化控制的位值; 这例如在SRAM的上电时或者在不刷新DRAM的时间段之后发生。 这可以用于多个识别目的，例如识别包括易失性存储器（610）的半导体器件（600），或者通过将纠错码字映射到标识符位置上来进行安全密钥生成。 本发明还包括被配置为可受本发明的方法（100）的半导体器件（600,1000）。

公开(公告)号：WO2005114668A3

公开(公告)日：2006-09-14

申请号：PCT/US2005017407

申请日：2005-05-18

Applicant: L 3 INTEGRATED SYSTEMS CO ,  NEWELL RUSSELL D

Inventor： NEWELL RUSSELL D

IPC: G11C16/04 ,  G06F21/00 ,  G11C7/00 ,  G11C7/24 ,  G11C16/22 ,  H03K19/177

CPC classification number: G06F12/1433 ,  G06F21/79 ,  G11C7/24 ,  G11C16/22 ,  H03K19/1776 ,  H03K19/17768

Abstract: A write protection mechanism may be implemented that is external to a non-volatile memory device (210) and/or that is external to controller/s (220, 230) that interface with the non-volatile memory device (210), thus providing increased security over unauthorized and/or undesirable write cycles to the memory device (210). Write protection security may be further enhanced by providing a write protection control signal (272) that is external to the non-volatile memory and attached memory controller/s (220, 230), thus preventing accidental or intentional override.

Abstract translation: 可以实现在非易失性存储器设备（210）外部和/或与非易失性存储器设备（210）接口的控制器（220,230）外部的写保护机制，从而提供 增加了对存储设备（210）的未授权和/或不期望的写入周期的安全性。 通过提供非易失性存储器和附加的存储器控​​制器（220,230）外部的写保护控制信号（272），可以进一步增强写保护安全性，从而防止意外或有意的覆盖。

公开(公告)号：WO2006081105A1

公开(公告)日：2006-08-03

申请号：PCT/US2006/001625

申请日：2006-01-18

Applicant: MICRON TECHNOLOGY, INC. ,  ABEDIFARD, Ebrahim ,  NOBUNAGA, Dean

Inventor： ABEDIFARD, Ebrahim ,  NOBUNAGA, Dean

IPC: G11C16/22 ,  G11C7/24 ,  G11C8/20

CPC classification number: G11C16/22

Abstract: Memory block locking apparatus and methods are provided. A method of operating a memory device includes preventing programming of upper and lower bound regions of a memory array of the memory device and any regions of the memory array having addresses between addresses of the upper and lower bound regions or preventing programming of any regions of the memory array having addresses greater than the address of the upper bound region and/or addresses less than the address of the lower bound region.

Abstract translation: 提供了内存块锁定装置和方法。 一种操作存储器件的方法包括防止对存储器件的存储器阵列的上限区域和下限区域进行编程，并且存储器阵列的任何区域在上限区域和下限区域的地址之间具有地址，或者阻止对该区域的编程 存储器阵列具有大于上限区域的地址的地址和/或小于下限区域的地址的地址。

公开(公告)号：WO2006039075A1

公开(公告)日：2006-04-13

申请号：PCT/US2005/031917

申请日：2005-09-01

Applicant: MICROCHIP TECHNOLOGY INCORPORATED ,  SIMONS, James

Inventor： SIMONS, James

IPC: G11C16/22 ,  G11C7/24

CPC classification number: G11C16/22 ,  H03K19/1731

Abstract: An integrated circuit having a device with an adjustable parameter utilizes a two signal control protocol to select the device, change the parameter value with or without saving the parameter value in a non-volatile memory, and to write protect the parameter value in the non-volatile memory.

Abstract translation: 具有可调整参数的装置的集成电路利用两信号控制协议来选择装置，在非易失性存储器中保存或不保存参数值来改变参数值，并且写保护参数值在非易失性存储器中， 易失性存储器

公开(公告)号：WO2005077025A3

公开(公告)日：2006-03-23

申请号：PCT/US2005003925

申请日：2005-02-08

Applicant: ENERGY CONVERSION DEVICES INC ,  OVSHINSKY STANFORD R ,  COHEN MORREL H

Inventor： OVSHINSKY STANFORD R ,  COHEN MORREL H

IPC: G11C7/24 ,  G11C11/00 ,  G11C16/02 ,  G11C16/22 ,  H01L27/24

CPC classification number: G11C7/24 ,  G11C13/0004 ,  G11C13/003 ,  G11C13/0059 ,  G11C2213/75 ,  H01L27/2436 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/144

Abstract: An electronic device for securing the contents of data storage and processing elements. The device includes a security element and a phase-change element connected in a parallel arrangement. The security element is a three-terminal device, such as a conventional transistor or three-terminal phase-change device, having an ON state and an OFF state which differ with respect to resistance and regulate electronic access to the phase-change element by controlling the flow of electrical current applied to the parallel combination. In the ON state, the resistance of the security element is less than that of the phase-change element, thereby preventing, inhibiting or confusion a determination of the resistance of the phase-change element. In this PROTECT mode, the contents of the phase-change element are secured. In the OFF state, the resistance of the security element is greater than that of the phase-change material so that the resistance of the parallel combination approaches that of the phase-change element. In this READ mode, the resistance and information content of the phase-change element can be determined. The phase-change element includes a phase-change material and is preferably a chalcogenide based element. The phase-change element may perform a storage or processing function and includes registers and weighting devices as preferred embodiments.

Abstract translation: 一种用于保护数据存储和处理元件的内容的电子设备。 该装置包括以并联装置连接的安全元件和相变元件。 安全元件是诸如常规晶体管或三端子相变装置的三端子装置，其具有关于电阻而不同的导通状态和断开状态，并通过控制来调节对相变元件的电子接入 施加到并联组合的电流流动。 在ON状态下，安全元件的电阻小于相变元件的电阻，由此防止或混淆确定相变元件的电阻。 在该PROTECT模式下，确保相变元件的内容。 在OFF状态下，安全元件的电阻大于相变材料的电阻，使得并联组合的电阻接近相变元件的电阻。 在该READ模式中，可以确定相变元件的电阻和信息内容。 相变元件包括相变材料，优选为基于硫族化物的元件。 相变元件可以执行存储或处理功能，并且包括作为优​​选实施例的寄存器和加权设备。

公开(公告)号：WO2005101423A1

公开(公告)日：2005-10-27

申请号：PCT/JP2004/005268

申请日：2004-04-13

Applicant: スパンション エルエルシー ,  Spansion Japan株式会社 ,  黒崎 一秀

Inventor： 黒崎 一秀

IPC: G11C16/22

CPC classification number: G11C16/22 ,  G11C16/3477

Abstract: 本発明のセクタ保護回路は、セクタ毎またはセクタグループ毎にセクタの保護状態の有無を意味するデータを格納する不揮発性格納部と、セクタ毎またはセクタグループ毎にセクタの保護状態の有無を意味するデータを格納する揮発性格納部とを有する。通常は、前記不揮発性格納部と前記揮発性格納部の少なくとも一方にセクタまたはセクタグループの保護を示すデータが格納されている場合には当該セクタまたはセクタグループを保護する。この状態において、所定のコマンドを受けると、前記揮発性格納部のデータのみを有効とする。

Abstract translation: 扇区保护电路包括：非易失性存储部分，用于存储指示每个扇区或每个扇区组的扇区保护状态的有无的数据; 以及易失性存储部分，用于存储指示每个扇区或每个扇区组的扇区保护状态的存在/不存在的数据。 当指示扇区或扇区组的保护的数据被存储在非易失性存储部分和易失性存储部分中的至少一个中时，扇区或扇区组被保护。 如果在该状态下接收到预定命令，则只有易失性存储部中的数据被验证。

公开(公告)号：WO2005076281A1

公开(公告)日：2005-08-18

申请号：PCT/JP2005/002108

申请日：2005-02-04

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  KATO, Kiyoshi

Inventor： KATO, Kiyoshi

IPC: G11C16/22

CPC classification number: G11C16/22 ,  G11C29/702

Abstract: A memory cell for storing 1-bit data is formed by using at least two memory elements in the OTP type nonvolatile memory using a memory element that have two states and can transit only in one direction. In the OTP type nonvolatile memory using a memory element that has two states of an H state (a first state) and an L ( a second state) state (hereinafter simply referred to as H and L) and can electrically transit only in one direction from L to H, a memory cell for storing 1-bit data is formed by using two or more memory elements.

Abstract translation: 用于存储1位数据的存储单元通过使用具有两种状态的存储器元件的OTP型非易失性存储器中的至少两个存储元件来形成，并且只能在一个方向上传送。 在使用具有H状态（第一状态）和L（第二状态）状态（以下简称为H和L）的两个状态的存储元件的OTP型非易失性存储器中，并且只能在一个方向 从L到H，通过使用两个或更多个存储元件形成用于存储1位数据的存储单元。