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    APPARATUSES AND METHODS FOR CAPTURING DATA USING A DIVIDED CLOCK
    1.
    发明申请
    APPARATUSES AND METHODS FOR CAPTURING DATA USING A DIVIDED CLOCK 审中-公开
    使用分开的时钟捕获数据的装置和方法

    公开(公告)号：WO2016099681A1

    公开(公告)日：2016-06-23

    申请号：PCT/US2015/058832

    申请日：2015-11-03

    申请人： MICRON TECHNOLOGY, INC.

    发明人： NAM, Ki-Jun ,  PORTER, John David

    IPC分类号： G11C7/10 ,  G11C7/22

    CPC分类号： G11C7/1012 ,  G11C7/00 ,  G11C7/10 ,  G11C7/106 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/22 ,  G11C7/222 ,  G11C8/00 ,  G11C8/18 ,  G11C2207/107 ,  H03K3/017 ,  H03K5/1502 ,  H03L7/06

    摘要： Apparatuses and methods for capturing data using a divided clock are described. An example apparatus includes a clock divider configured to receive a DQS signal, and to provide divided clock signals. A divided clock signal of the divided clock signals has a frequency that is less than a frequency of the DQS signal. The example apparatus further includes a command circuit configured to receive a command, and to assert one of a plurality of flag signals based on the divided clock signals and on a defined latency from a time of receipt of the command. The example apparatus further includes a data capture circuit configured serially receive data associated with the command and to provide deserialized data responsive to the divided clock signals. The data capture circuit is further configured to sort the deserialized data based on the asserted one of the plurality of flag signals to provide sorted data.

    摘要翻译： 描述了使用分时钟捕获数据的装置和方法。 示例性装置包括被配置为接收DQS信号并且提供分频时钟信号的时钟分配器。 分频时钟信号的分频时钟信号的频率小于DQS信号的频率。 该示例设备还包括命令电路，其被配置为接收命令，并且基于所划分的时钟信号以及从接收到该命令的时间开始确定的延迟来断言多个标志信号之一。 该示例设备还包括数据捕获电路，其配置为串行地接收与该命令相关联的数据，并且响应于划分的时钟信号来提供反序列化数据。 数据捕获电路还被配置为基于所述多个标志信号中的所述一个标记信号对反序列化数据进行排序以提供分类数据。

    一种电阻投切电路、存储电路以及耗材芯片
    3.
    发明申请
    一种电阻投切电路、存储电路以及耗材芯片 审中-公开

    公开(公告)号：WO2016082760A1

    公开(公告)日：2016-06-02

    申请号：PCT/CN2015/095536

    申请日：2015-11-25

    申请人： 珠海艾派克微电子有限公司

    发明人： 孙万里

    IPC分类号： G11C16/10

    CPC分类号： G11C7/109 ,  B41J2/17546 ,  G11C7/00 ,  G11C7/20 ,  G11C13/0002 ,  G11C13/0004 ,  G11C13/0023 ,  G11C13/0069 ,  H03M11/24

    摘要： 一种电阻投切电路、存储电路以及耗材芯片，其中，电阻投切电路用在耗材芯片中，其包括：多个电阻投切支路，电阻投切支路包括投切开关和电阻，投切开关和电阻串联在信号线的导电回路中；译码器，其与耗材芯片中的数据存储模块连接，用于根据数据存储模块输出的信号生成投切指令，以控制相应的电阻投切支路的投切开关将对应的电阻投入到信号线的导电回路中，从而改变信号线的导电回路的电阻值。包含该电阻投切电路的耗材芯片容易修改而且适用于通过电压源和电流源来访问耗材芯片数据的打印成像设备，从而方便对耗材芯片的维护。

    再構成可能デバイス
    4.
    发明申请
    再構成可能デバイス 审中-公开
    可重新配置的设备

    公开(公告)号：WO2016063667A1

    公开(公告)日：2016-04-28

    申请号：PCT/JP2015/076610

    申请日：2015-09-18

    申请人： 太陽誘電株式会社

    发明人： 佐藤　正幸 ,  志水　勲

    IPC分类号： H03K19/173

    CPC分类号： H03K19/17728 ,  G06F9/5061 ,  G11C7/00 ,  G11C8/10 ,  G11C11/418 ,  G11C11/419 ,  H03K19/17736 ,  H03K19/17744 ,  H03K19/1776 ,  H04N19/00

    摘要： ＣＰＵからのメインメモリアクセスを減らし、データ処理の高速化を図る。メインメモリ（６００）と、接続する再構成可能デバイス（２０）であって、再構成可能デバイス（２０）は、互いにアドレス線又はデータ線で接続する複数の論理部を備え、各論理部は、複数のアドレス線と、複数のデータ線と、複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、アドレスデコーダのデコード線により特定される複数のメモリセルを有し、特定されたメモリセルから読み出されたデータをデータ線に出力するメモリセルアレイユニットと、を有し、メモリセルアレイユニットのアドレス線が、メインメモリのデータ出力線（ＲＤ１）と接続されている、再構成可能デバイス（２０）が提供される。

    摘要翻译： 为了减少来自CPU的主存储器访问并增加数据处理的速度，提供了一种可重新配置的设备（20）。 可重新配置设备（20）连接到主存储器（600）并且具有通过地址线或数据线彼此连接的多个逻辑单元，其中每个逻辑单元包括多个地址线， 多个数据线，解码从多个地址线中的一些地址线输入的地址的地址解码器以及具有由地址解码器的解码线指定的多个存储单元的存储单元阵列单元，并且输出数据读取 从指定的存储单元到数据线，其中存储单元阵列单元的地址线连接到主存储器的数据输出线（RD1）。

    DUAL WRITE WORDLINE SRAM CELL
    5.
    发明申请
    DUAL WRITE WORDLINE SRAM CELL 审中-公开
    双写WORDLINE SRAM单元

    公开(公告)号：WO2016003589A1

    公开(公告)日：2016-01-07

    申请号：PCT/US2015/034160

    申请日：2015-06-04

    申请人： QUALCOMM INCORPORATED

    发明人： JUNG, Seong-Ook ,  YANG, Younghwi ,  SONG, Stanley Seungchul ,  YEAP, Choh Fei ,  WANG, Zhongze

    IPC分类号： G11C8/14 ,  G11C11/412 ,  G11C7/20

    CPC分类号： G11C11/419 ,  G11C5/02 ,  G11C7/00 ,  G11C7/20 ,  G11C8/14 ,  G11C8/16 ,  G11C11/412 ,  G11C11/417

    摘要： A static random-access memory (SRAM) memory cell includes a pair of cross-coupled inverters and a gating transistor coupled to a first node of a first inverter of the pair of cross-coupled inverters. A gate of the gating transistor is coupled to a first wordline. The gating transistor is configured to selectively couple a bitline to the first node of the first inverter responsive to a first wordline signal. The first inverter has a second node coupled to a second wordline. The first wordline and the second wordline are each independently controllable.

    摘要翻译： 静态随机存取存储器（SRAM）存储单元包括一对交叉耦合的反相器和耦合到该对交叉耦合的反相器的第一反相器的第一节点的选通晶体管。 门控晶体管的栅极耦合到第一字线。 门控晶体管被配置为响应于第一字线信号而选择性地将位线耦合到第一逆变器的第一节点。 第一反相器具有耦合到第二字线的第二节点。 第一个字线和第二个字线都是独立可控的。

    DATA ENCODING FOR NON-VOLATILE MEMORY
    6.
    发明申请
    DATA ENCODING FOR NON-VOLATILE MEMORY 审中-公开
    非易失性存储器的数据编码

    公开(公告)号：WO2014205175A3

    公开(公告)日：2015-02-26

    申请号：PCT/US2014043112

    申请日：2014-06-19

    申请人： SANDISK TECHNOLOGIES INC

    发明人： LASSER MENAHEM

    IPC分类号： G11C7/10 ,  G06F13/42

    CPC分类号： G06F12/023 ,  G06F12/00 ,  G06F12/02 ,  G06F12/063 ,  G06F13/4234 ,  G06F2212/206 ,  G11C7/00 ,  G11C7/1006 ,  G11C7/1096 ,  G11C13/0002 ,  G11C13/0069

    摘要： A data storage device includes a memory and a controller. Mapping circuitry is configured to apply a mapping to received data to generate mapped data to be stored in storage elements. The mapping may be configured to reduce average write time by mapping at least one incoming data value into a mapped value such that no transitions of storage elements from a second state to a first state are used for storing the mapped value into the storage elements.

    摘要翻译： 数据存储装置包括存储器和控制器。 映射电路被配置为对接收到的数据应用映射以生成要存储在存储元件中的映射数据。 映射可以被配置为通过将至少一个输入数据值映射到映射值来减少平均写入时间，使得不使用存储元件从第二状态到第一状态的转换来将映射值存储到存储元件中。

    SYSTEM AND METHOD OF PROGRAMMING A MEMORY CELL
    7.
    发明申请
    SYSTEM AND METHOD OF PROGRAMMING A MEMORY CELL 审中-公开
    编程存储器单元的系统和方法

    公开(公告)号：WO2014123777A1

    公开(公告)日：2014-08-14

    申请号：PCT/US2014/014099

    申请日：2014-01-31

    申请人： QUALCOMM INCORPORATED

    发明人： LI, Xia ,  KANG, Seung H. ,  ZHU, Xiaochun

    IPC分类号： G11C17/16

    CPC分类号： G11C17/08 ,  G11C7/00 ,  G11C7/12 ,  G11C11/40 ,  G11C11/404 ,  G11C17/16 ,  G11C2211/4016 ,  H01L27/105 ,  H01L27/10802 ,  H01L29/7841

    摘要： A method includes creating a breakdown condition at a semiconductor transistor structure that includes an overlap region and a channel region. The breakdown condition is created by causing a first voltage difference between a gate of the semiconductor transistor structure and the overlap region to exceed a breakdown voltage of the semiconductor transistor structure while maintaining a second voltage difference between the gate and the channel region at less than the breakdown voltage.

    摘要翻译： 一种方法包括在包括重叠区域和沟道区域的半导体晶体管结构下产生击穿条件。 通过使半导体晶体管结构的栅极和重叠区域之间的第一电压差超过半导体晶体管结构的击穿电压，同时保持栅极和沟道区域之间的第二电压差小于 击穿电压。

    IMPROVED LOW VOLTAGE WRITE SPEED BITCELL
    8.
    发明申请
    IMPROVED LOW VOLTAGE WRITE SPEED BITCELL 审中-公开
    改进的低电压写速度转换器

    公开(公告)号：WO2013126172A1

    公开(公告)日：2013-08-29

    申请号：PCT/US2013/022777

    申请日：2013-01-23

    申请人： QUALCOMM INCORPORATED

    发明人： PUCKETT, Joshua L. ,  GARG, Manish ,  SHANKAR, Harish

    IPC分类号： G11C11/412 ,  G11C11/419

    CPC分类号： G11C7/00 ,  G11C11/412 ,  G11C11/419

    摘要： In low power CPUs, the best way to reduce power is to reduce supply voltage. Most low voltage memory arrays use an 8T cell (450), which has read stability immunity, in order to operate at low voltages. An embodiment of the disclosure determines when a write wordline (WWL 410) rises. If the determination (header pFET 430) shows that the WWL has risen, at least one of the plurality of p-channel field effect transistors (pFETS 432, 434) is disconnected from a voltage supply, and the at least one plurality of n-channel field effect transistors (nFET) pass gate transistors (440, 442) are opened.

    摘要翻译： 在低功耗CPU中，降低功耗的最佳方式是降低电源电压。 大多数低电压存储器阵列使用具有读稳定性抗扰度的8T电池（450），以便在低电压下工作。 本公开的实施例确定写入字线（WWL 410）何时上升。 如果确定（标题pFET 430）示出了WWL已经上升，则多个p沟道场效应晶体管（pFETS 432,434）中的至少一个与电压源断开，并且至少一个多个n- 通道场效应晶体管（nFET）通过栅极晶体管（440,442）被打开。