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    TWO TRANSISTOR, ONE RESISTOR NON-VOLATILE GAIN CELL MEMORY AND STORAGE ELEMENT
    3.
    发明申请
    TWO TRANSISTOR, ONE RESISTOR NON-VOLATILE GAIN CELL MEMORY AND STORAGE ELEMENT 审中-公开
    两个晶体管，一个电阻器非易失性增益细胞存储器和存储元件

    公开(公告)号：WO2018063308A1

    公开(公告)日：2018-04-05

    申请号：PCT/US2016/054721

    申请日：2016-09-30

    Applicant: INTEL CORPORATION

    Inventor： RIOS, Rafael ,  SHARMA, Abhishek Anil ,  LE, Van H. ,  DEWEY, Gilbert William ,  KAVALIEROS, Jack T.

    IPC: G11C13/00

    CPC classification number: G11C13/0007 ,  G11C8/16 ,  G11C13/003 ,  G11C13/0038 ,  G11C13/004 ,  G11C13/0069 ,  G11C2213/15 ,  G11C2213/56 ,  G11C2213/74 ,  G11C2213/79 ,  G11C2213/82 ,  H01L27/2436 ,  H01L45/08 ,  H01L45/12 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147 ,  H01L45/16 ,  H01L45/1616 ,  H01L45/1666

    Abstract: A two transistor, one resistor gain cell and a suitable storage element are described. In some embodiments the gain cell has a resistive memory element coupled to a common node at one end to store a value and to a source line at another end, the value being read as conductivity between the common node and the source line of the resistive memory element, a write transistor having a source coupled to a bit line, a gate coupled to a write line, and a drain coupled to the common node to write a value at the bit line to the resistive memory element upon setting the write line high, and a read transistor having a source coupled to a bit line read line and a gate coupled to the common node to read the value written to the resistive memory element as a value at the second transistor gate.

    Abstract translation: 描述了两个晶体管，一个电阻器增益单元和合适的存储元件。 在一些实施例中，增益单元具有在一端耦合到公共节点的电阻存储器元件以存储值并且在另一端处存储到源极线，该值被读取为电阻存储器的公共节点和源极线之间的导电率 所述写入晶体管具有耦合到位线的源极，耦合到写入线的栅极以及耦合到所述公共节点的漏极，以在设置所述写入线为高时将所述位线处的值写入所述电阻式存储器元件， 以及读取晶体管，其具有耦合到位线读取线的源极和耦合到公共节点的栅极，以读取写入到电阻存储器元件的值作为第二晶体管栅极处的值。

    DIGITAL PULSE WIDTH DETECTION BASED DUTY CYCLE CORRECTION
    4.
    发明申请
    DIGITAL PULSE WIDTH DETECTION BASED DUTY CYCLE CORRECTION 审中-公开
    基于数字脉宽检测的占空比修正

    公开(公告)号：WO2018017189A1

    公开(公告)日：2018-01-25

    申请号：PCT/US2017/034938

    申请日：2017-05-30

    Applicant: SANDISK TECHNOLOGIES LLC

    Inventor： TANG, Tianyu ,  RAMACHANDRA, Venkatesh ,  RAJENDRA, Srinivas

    IPC: H03K5/14 ,  H03K5/156 ,  G11C13/00

    CPC classification number: H03K5/1565 ,  G11C7/222 ,  G11C13/0021 ,  G11C13/003 ,  G11C13/004 ,  G11C13/0061 ,  G11C13/0069 ,  G11C16/0483 ,  G11C16/32 ,  G11C2207/2254 ,  G11C2213/71 ,  G11C2213/75 ,  G11C2213/77

    Abstract: Systems and methods for generating periodic signals with reduced duty cycle variation are described. In some cases, a calibration procedure may be performed prior to a memory operation (e.g., prior to a read operation or a programming operation) in which a duty cycle correction circuit receives an input signal (e.g., an input clock signal), steps through various delay settings to determine a first delay setting corresponding with a signal high time for the input signal and a second delay setting corresponding with a signal low time for the input signal, generates a delayed version of the input signal corresponding with a mid-point delay setting between the first delay setting and the second delay setting, and generates a corrected signal using the delayed version of the input signal and the input signal.

    Abstract translation: 描述了用于产生具有减小的占空比变化的周期性信号的系统和方法。 在一些情况下，可以在占空比校正电路接收输入信号（例如，输入时钟信号）的存储器操作之前（例如，在读取操作或编程操作之前）执行校准过程， 确定与输入信号的高信号时间对应的第一延迟设置和与输入信号的信号低时间对应的第二延迟设置的各种延迟设置生成与中点延迟对应的输入信号的延迟版本 设置在第一延迟设置和第二延迟设置之间，并且使用输入信号的延迟版本和输入信号产生校正信号。

    RESISTIVE RAM WITH ELECTROFORMING FUNCTIONALITY
    5.
    发明申请
    RESISTIVE RAM WITH ELECTROFORMING FUNCTIONALITY 审中-公开
    具有电成形功能的电阻式RAM

    公开(公告)号：WO2018009182A1

    公开(公告)日：2018-01-11

    申请号：PCT/US2016/041096

    申请日：2016-07-06

    Applicant: INTEL CORPORATION

    Inventor： KARPOV, Elijah ,  BIELEFELD, Jeffery D. ,  KOTLYAR, Roza ,  MAJHI, Prashant ,  PILLARISETTY, Ravi

    IPC: H01L45/00 ,  G11C13/00

    CPC classification number: G11C13/0007 ,  G11C13/003 ,  G11C2013/0083 ,  G11C2213/50 ,  G11C2213/52 ,  G11C2213/75 ,  H01L27/2463 ,  H01L45/085 ,  H01L45/1206 ,  H01L45/1233

    Abstract: A resistive RAM memory cell and array are described that include an electroforming functionally. One example includes a first resistive memory material, a first electrode on one side of the first resistive memory material, a second resistive memory material, a second electrode on one side of the second resistive memory material, a middle electrode between the first electrode and the second electrode, the middle electrode electrically coupled to the first resistive memory material on a side of the first resistive memory material opposite the first electrode and electrically coupled to the second resistive memory material and on a side of the second resistive memory material opposite the second electrode, and a power connector to apply a potential to the middle electrode, the potential being opposite a potential of the first electrode and the second electrode.

    Abstract translation: 描述了一种电阻式RAM存储器单元和阵列，其在功能上包括电铸。 一个示例包括第一电阻式存储器材料，在第一电阻式存储器材料的一侧上的第一电极，第二电阻式存储器材料，在第二电阻式存储器材料的一侧上的第二电极，在第一电极和第二电阻式存储器材料之间的中间电极 第二电极，中间电极在第一电阻存储器材料的与第一电极相对的一侧上电耦合到第一电阻存储器材料并且电耦合到第二电阻存储器材料并且在第二电阻存储器材料的与第二电极相对的一侧上 以及用于向中间电极施加电位的电源连接器，该电位与第一电极和第二电极的电位相反。

    MEMRISTIVE BIT CELL WITH SWITCH REGULATING COMPONENTS
    6.
    发明申请
    MEMRISTIVE BIT CELL WITH SWITCH REGULATING COMPONENTS 审中-公开
    具有开关调节元件的易受损位元件

    公开(公告)号：WO2017131628A1

    公开(公告)日：2017-08-03

    申请号：PCT/US2016/014856

    申请日：2016-01-26

    Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

    Inventor： MERCED GRAFALS, Emmanuelle J. ,  BUCHANAN, Brent ,  ZHENG, Le

    IPC: G11C13/00 ,  G11C11/56

    CPC classification number: G11C11/1675 ,  G11C11/1659 ,  G11C11/5685 ,  G11C13/003 ,  G11C13/0069 ,  G11C2013/0073 ,  G11C2213/72 ,  G11C2213/74 ,  G11C2213/79

    Abstract: In one example in accordance with the present disclosure a memristive bit cell is described. The memristive bit cell includes a memristive device switchable between states. The memristive device is to store information. The memristive bit cell also includes a first switch regulating component coupled to the memristive device. The first switch regulating component enforces compliance of the memristive device with a first property threshold when switching between states in a first direction. The first property threshold corresponds to a state of the memristive device. The memristive bit cell also includes a second switch regulating component coupled to the memristive device. The second switch regulating component enforces compliance of the memristive device with a second property threshold when switching between states in a second direction. The second property threshold corresponds to a state of the memristive device.

    Abstract translation: 在根据本公开的一个示例中，描述了忆阻位单元。 忆阻位单元包括可在状态之间切换的忆阻器件。 忆阻装置用于存储信息。 忆阻位单元还包括耦合到忆阻器件的第一开关调节组件。 当在第一方向上状态之间切换时，第一开关调节组件强制执行忆阻设备与第一属性阈值的符合性。 第一特性阈值对应于忆阻器件的状态。 忆阻位单元还包括耦合到忆阻器件的第二开关调节组件。 当在第二方向上状态之间切换时，第二开关调节组件强制执行忆阻设备与第二属性阈值的符合性。 第二个属性阈值对应于忆阻器件的状态。

    NON-VOLATILE RESISTANCE MEMORY DEVICES INCLUDING A VOLATILE SELECTOR
    8.
    发明申请
    NON-VOLATILE RESISTANCE MEMORY DEVICES INCLUDING A VOLATILE SELECTOR 审中-公开
    非易失性存储器件，包括一个易失性选择器

    公开(公告)号：WO2016182562A1

    公开(公告)日：2016-11-17

    申请号：PCT/US2015/030370

    申请日：2015-05-12

    Applicant: HEWLETT PACKARD ENTERPRISE DEVELOPMENT LP

    Inventor： ZHANG, Minxian Max ,  YANG, Jianhua ,  WILLIAMS, R. Stanley ,  SAMUELS, Katy ,  LI, Zhiyong

    IPC: G11C13/00

    CPC classification number: G11C13/003 ,  G11C13/0007 ,  G11C13/0011 ,  G11C2213/32 ,  G11C2213/51 ,  G11C2213/76 ,  H01L27/2409 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1266 ,  H01L45/145 ,  H01L45/146 ,  H01L45/16

    Abstract: A nonvolatile memory cell includes a volatile selector electrically coupled in series with a nonvolatile memory device. The nonvolatile memory device includes a switching oxide or switching nitride sandwiched between a first bottom electrode and a first top electrode. The volatile selector includes a selector oxide matrix sandwiched between a second bottom electrode and a second top electrode. The selector oxide matrix may be composed of either copper oxide, silicon dioxide, or a mixture of copper oxide and silicon dioxide. One or both of the second bottom electrode and the second top electrode may be composed of silver. A memory array including a plurality of the nonvolatile memory cells is also disclosed, as is a method for manufacturing the array.

    Abstract translation: 非易失性存储单元包括与非易失性存储器件串联电耦合的易失性选择器。 非易失性存储器件包括夹在第一底部电极和第一顶部电极之间的开关氧化物或切换氮化物。 易失性选择器包括夹在第二底部电极和第二顶部电极之间的选择器氧化物矩阵。 选择氧化物基质可以由氧化铜，二氧化硅或氧化铜和二氧化硅的混合物组成。 第二底部电极和第二顶部电极中的一个或两个可以由银构成。 还公开了包括多个非易失性存储器单元的存储器阵列，以及用于制造阵列的方法。

    半導体記憶装置
    9.
    发明申请
    半導体記憶装置 审中-公开
    半导体存储设备

    公开(公告)号：WO2016181609A1

    公开(公告)日：2016-11-17

    申请号：PCT/JP2016/001983

    申请日：2016-04-12

    Applicant: パナソニックIPマネジメント株式会社

    Inventor： 中尾　良昭 ,  河野　和幸

    IPC: H01L27/105 ,  H01L45/00 ,  H01L49/00

    CPC classification number: H01L45/1253 ,  G11C7/14 ,  G11C13/003 ,  G11C13/0033 ,  G11C13/0064 ,  G11C2213/75 ,  G11C2213/79 ,  H01L27/105 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/00 ,  H01L45/1233 ,  H01L49/00

    Abstract: 半導体記憶装置（１０００）は、第１の選択線（１０８）と、第２の選択線（１０９）と、を備え、複数の記憶素子のうち第１の記憶素子（１００）は、第１の上部電極（１０１）および第１の下部電極（１０３）を有し、第１の上部電極（１０１）は、第１の選択線（１０８）と接続され、第１の下部電極（１０３）は、第２の選択線（１０９）と接続され、複数の記憶素子のうち、第１の記憶素子（１００）に隣接して配置される第２の記憶素子（１０４）は、第２の上部電極（１０５）および第２の下部電極（１０７）を有し、第２の上部電極（１０５）は、第１の選択線（１０８）と接続され、第２の下部電極（１０７）は、第２の記憶素子（１０４）以外の記憶素子の第２の抵抗体（１０６）を介さずに第１の選択線（１０８）と接続されている。

    Abstract translation: 公开了一种半导体存储装置（1000），其中：提供第一选择线（108）和第二选择线（109） 多个存储元件的第一存储元件（100）具有第一上电极（101）和第一下电极（103）; 第一上电极（101）连接到第一选择线（108）; 第一下电极（103）连接到第二选择线（109）; 所述存储元件的第二存储元件（104）具有第二上电极（105）和第二下电极（107），所述第二存储元件邻近所述第一存储元件（100）设置; 第二上电极（105）连接到第一选择线（108）; 并且第二下部电极（107）不经由除第二存储元件（104）之外的存储元件的第二电阻器（106）连接到第一选择线（108）。

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