公开(公告)号：WO2014051625A1

公开(公告)日：2014-04-03

申请号：PCT/US2012/058056

申请日：2012-09-28

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

Inventor： MOGUL, Jeffrey Clifford ,  MURALIMANOHAR, Naveen ,  SHAH, Mehul A. ,  ANDERSON, Eric A.

IPC: G11C29/42 ,  G06F11/08

CPC classification number: G06F11/073 ,  G06F11/0763 ,  G06F11/0793 ,  G06F11/1048 ,  G11C2029/0411

Abstract: Example methods, systems, and apparatus to dynamically select between memory error detection and memory error correction are disclosed herein. An example system includes a buffer to store a flag settable to a first value to indicate that a memory page is to store error protection information to detect but not correct errors in the memory page. The flag is settable to a second value to indicate that the error protection information is to detect and correct errors for the memory page. The example system includes a memory controller to receive a request based on the flag to enable error detection without correction for the memory page when the flag is set to the first value, and to enable error detection and correction for the memory page when the flag is set to the second value.

Abstract translation: 本文公开了在存储器错误检测和存储器错误校正之间动态选择的示例性方法，系统和装置。 一个示例系统包括一个缓冲器，用于存储可设置到第一值的标志，以指示存储器页面存储错误保护信息以检测存储器页面中的错误，而不是错误。 该标志可设置为第二个值，以指示错误保护信息是检测和纠正存储器页面的错误。 示例系统包括存储器控制器，用于当标志被设置为第一值时，基于该标志来接收请求以启用错误检测而无需对存储器页进行校正，并且当该标志为标志位时，允许存储器页的错误检测和校正 设置为第二个值。

公开(公告)号：WO2013147888A1

公开(公告)日：2013-10-03

申请号：PCT/US2012/031683

申请日：2012-03-30

Applicant: INTEL CORPORATION ,  RUGGIERO, Joshua D. ,  COLEMAN, James A. ,  LAVELLE, Gary J.

Inventor： RUGGIERO, Joshua D. ,  COLEMAN, James A. ,  LAVELLE, Gary J.

IPC: G06F12/16 ,  G06F11/10 ,  G11C29/42 ,  G06F13/14

CPC classification number: G06F11/1666 ,  G06F11/1048 ,  G11C2029/0411

Abstract: Use of hybrid error correcting code (ECC) techniques. A memory access request having an associated address is received. A memory controller determines whether the address corresponds to a first region of a memory for which ECC techniques are applied or a second region of the memory for which ECC techniques are not applied. The memory access is processed utilizing ECC techniques if the address corresponds to the first region of the memory and processed without utilizing the ECC techniques if the address corresponds to the second region of the memory.

Abstract translation: 使用混合纠错码（ECC）技术。 接收到具有关联地址的存储器访问请求。 存储器控制器确定地址是否对应于应用ECC技术的存储器的第一区域或不应用ECC技术的存储器的第二区域。 如果地址对应于存储器的第一区域并且如果地址对应于存储器的第二区域则不使用ECC技术进行处理，则利用ECC技术处理存储器访问。

公开(公告)号：WO2013095518A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/066891

申请日：2011-12-22

Applicant: INTEL CORPORATION ,  BAINS, Kuljit S. ,  RUFF, Klaus J. ,  VERGIS, George ,  SAH, Suneeta

Inventor： BAINS, Kuljit S. ,  RUFF, Klaus J. ,  VERGIS, George ,  SAH, Suneeta

IPC: G06F12/00 ,  G06F11/10 ,  G06F13/14

CPC classification number: G11C7/1072 ,  G06F11/073 ,  G06F11/0787 ,  G06F11/10 ,  G06F11/1004 ,  G06F11/1016 ,  G06F11/1612 ,  G06F13/16 ,  G06F13/28 ,  G11C7/1006 ,  G11C29/44 ,  G11C2029/0411 ,  G11C2029/4402

Abstract: A register not connected to a data bus is read by transferring data across an address bus to a device connected to the data bus, from which the data is read by a device connected to the data bus. The register resides in a register device connected via the address bus to a memory device that is connected to both the address bus and the data bus. A host processor triggers the register device to transfer information over the address bus to a register on the memory device. The host processor then reads the information from the register of the memory device.

Abstract translation: 通过将数据通过地址总线传送到连接到数据总线的设备来读取未连接到数据总线的寄存器，数据由连接到数据总线的设备读取。 寄存器位于通过地址总线连接到连接到地址总线和数据总线两者的存储器件的寄存器中。 主处理器触发寄存器设备通过地址总线将信息传送到存储器设备上的寄存器。 然后主机处理器从存储器件的寄存器读取信息。

公开(公告)号：WO2012118605A1

公开(公告)日：2012-09-07

申请号：PCT/US2012/024474

申请日：2012-02-09

Applicant: INTEL CORPORATION ,  XIE, Ningde ,  GOLDMAN, Matthew ,  KHAN, Jawad B. ,  FABER, Robert W.

Inventor： XIE, Ningde ,  GOLDMAN, Matthew ,  KHAN, Jawad B. ,  FABER, Robert W.

IPC: G11C16/10 ,  G11C29/42

CPC classification number: G06F11/1048 ,  G11C16/00 ,  G11C29/021 ,  G11C29/028 ,  G11C29/52 ,  G11C2029/0409 ,  G11C2029/0411

Abstract: Embodiments of the invention describe methods, systems and apparatuses to improve solid state device (SSD) write speed by efficiently utilizing error correction code executed for the device. SSDs may be comprised of several NAND memory devices. It is understood that such devices tend to have a raw bit error rate (RBER) that is related to the program/erase cycle count for the device. Embodiments of the invention efficiently use system ECC by changing the operating conditions of the SSD to better utilize the robustness of the implemented ECC algorithm. For example, embodiments of the invention may alter the programming voltage supplied to an SSD to increase write speed; such an increase may increase the RBER of the device, but will not affect the accuracy of such operations due to the ECC that is provisioned for end of life storage fidelity (i.e., the RBER that will occur at the end of life).

Abstract translation: 本发明的实施例描述了通过有效利用为设备执行的纠错码来改善固态设备（SSD）写入速度的方法，系统和装置。 SSD可以由多个NAND存储器件组成。 应当理解，这样的设备倾向于具有与设备的编程/擦除周期计数相关的原始误码率（RBER）。 本发明的实施例通过改变SSD的操作条件来有效地使用系统ECC，以更好地利用所实施的ECC算法的鲁棒性。 例如，本发明的实施例可以改变提供给SSD的编程电压以增加写入速度; 这种增加可能增加设备的RBER，但是由于为终端存储保真度（即，将在生命结束时发生的RBER）提供的ECC而不会影响这种操作的准确性。

公开(公告)号：WO2012081733A1

公开(公告)日：2012-06-21

申请号：PCT/JP2011/079756

申请日：2011-12-15

Applicant: KABUSHIKI KAISHA TOSHIBA ,  WATANABE, Kouji ,  HIDA, Toshikatsu ,  OSHIMA, Takashi

Inventor： WATANABE, Kouji ,  HIDA, Toshikatsu ,  OSHIMA, Takashi

IPC: G06F12/16 ,  G11C29/42

CPC classification number: G06F11/1068 ,  G06F11/1056 ,  G11C2029/0411

Abstract: According to an embodiment, a semiconductor storage device includes an error correction processing unit that executes encoding process related data to be dispersedly written over a plurality of memory areas and decoding process related data dispersedly written over the plurality of memory areas. A transfer management unit determines whether or not data related to the data transfer request is a target of the error correction process and causes the error correction processing unit to execute the error correction process only with respect to the data determined as the target of the error correction process.

Abstract translation: 根据实施例，半导体存储装置包括错误校正处理单元，其执行分散写入多个存储区域的解码处理相关数据，并解码分散地写在多个存储区域上的处理相关数据。 传输管理单元确定与数据传输请求相关的数据是否是纠错处理的目标，并使纠错处理单元仅针对确定为纠错目标的数据执行纠错处理 处理。

公开(公告)号：WO2012007266A1

公开(公告)日：2012-01-19

申请号：PCT/EP2011/060700

申请日：2011-06-27

Applicant: ROBERT BOSCH GMBH ,  MUELLER, Bernd ,  GEBAUER, Carsten ,  THOSS, Dieter

Inventor： MUELLER, Bernd ,  GEBAUER, Carsten ,  THOSS, Dieter

IPC: G06F11/10

CPC classification number: G06F11/10 ,  G06F11/1048 ,  G11C2029/0411

Abstract: Es wird ein Verfahren zum Uberwachen eines Datenspeichers (10) beschrieben, bei dem mittels eines Fehlererkennungsverfahrens in Speicherzeilen (33) des Datenspeichers (10) gespeicherte fehlerhafte Datenwörter (24) erkannt und/oder korrigiert werden, wobei eine Adresse (30) des Datenspeichers (10), unter welcher ein durch das Fehlererkennungsverfahren als fehlerhaft bewertetes Datenwort (24) abgespeichert ist, in einen Hilfsspeicher (14) geschrieben und einem Prüfprogramm (18) zur Verfügung gestellt wird.

Abstract translation: 它是乌伯由数据存储器的错误检测方法（33）的手段监测，其中在存储器线描述的数据存储器（10）的方法（10）来识别存储错误的数据字（24）和/或纠正，与所述数据存储器的地址（30）（ 10），其下有由误差检测方法，被存储错误的数据字（24）额定，被写入到辅助存储器（14）和一个测试程序（18）被提供。

公开(公告)号：WO2011019623A1

公开(公告)日：2011-02-17

申请号：PCT/US2010/044815

申请日：2010-08-06

Applicant: SANDISK 3D LLC ,  YAN, Thomas ,  FASOLI, Luca ,  SCHEUERLEIN, Roy, E.

Inventor： YAN, Thomas ,  FASOLI, Luca ,  SCHEUERLEIN, Roy, E.

IPC: G11C5/14 ,  G11C7/12 ,  G11C13/00 ,  G11C16/02 ,  G11C16/24 ,  G11C17/06 ,  G11C17/18

CPC classification number: G11C7/18 ,  G11C13/004 ,  G11C16/24 ,  G11C2029/0411 ,  G11C2213/71 ,  G11C2213/72

Abstract: A non-volatile memory core comprises one or more memory bays. Each memory bay comprises one or more memory blocks that include a grouping of non-volatile storage elements. In one embodiment, memory blocks in a particular memory bay share a group of read/write circuits. During a memory operation, memory blocks are transitioned into active and inactive states. The process of transitioning blocks from an inactive state to an active state includes enabling charge sharing between a memory block entering the active state and another memory block that was previously in the active state. This charge sharing improves performance and/or reduces energy consumption for the memory system.

Abstract translation: 非易失性存储器核心包括一个或多个存储器空间。 每个存储器托架包括一个或多个存储器块，其包括非易失性存储元件的分组。 在一个实施例中，特定存储器架中的存储器块共享一组读/写电路。 在存储器操作期间，存储器块被转换为活动状态和非活动状态。 将块从非活动状态转换到活动状态的过程包括使得进入活动状态的存储块与先前处于活动状态的另一存储块之间的电荷共享成为可能。 这种电荷共享提高了存储器系统的性能和/或降低了能量消耗。

公开(公告)号：WO2010082946A1

公开(公告)日：2010-07-22

申请号：PCT/US2009/037088

申请日：2009-03-13

Applicant: LSI CORPORATION ,  RAUSCHMAYER, Richard ,  SONG, Hongwei

Inventor： RAUSCHMAYER, Richard ,  SONG, Hongwei

IPC: H03M13/00

CPC classification number: G11B20/1803 ,  G11B20/1816 ,  G11C29/028 ,  G11C29/42 ,  G11C2029/0411 ,  H03M13/1102

Abstract: Methods and structure described herein provide for adjusting an error correction capability of an LDPC error correction code. For example, the system of one embodiment includes a decoder adapted to decode data that has been encoded with a LDPC error correction code. The system also includes a detector communicatively coupled to the decoder and adapted to estimate bit values in the data prior to decoding by the decoder. The detector is further adapted to change bit values based on bit value estimations to reduce the error correction capability of the LDPC error correction code. The reduction in error correction capability is adjustable such that sector failure rates of storage devices may be incrementally analyzed.

Abstract translation: 本文描述的方法和结构提供了用于调整LDPC纠错码的纠错能力。 例如，一个实施例的系统包括适于对已经用LDPC纠错码编码的数据进行解码的解码器。 该系统还包括通信地耦合到解码器并且适于在解码器解码之前估计数据中的位值的检测器。 检测器还适于基于比特值估计改变比特值，以减少LDPC纠错码的纠错能力。 误差校正能力的降低是可调节的，从而可以逐渐分析存储设备的扇区故障率。

公开(公告)号：WO2010076966A2

公开(公告)日：2010-07-08

申请号：PCT/KR2009006426

申请日：2009-11-03

Applicant: INDILINX CO LTD ,  AHN BYOUNG-YOUNG ,  CHUNG HYUN-MO

Inventor： AHN BYOUNG-YOUNG ,  CHUNG HYUN-MO

IPC: G11C29/42 ,  G11C7/22

CPC classification number: G06F11/1048 ,  G11C2029/0411

Abstract: Disclosed is a memory control that: generates ECC (Error Correction Code) information for data based on a required confidence level predetermined according to the kind of data; calculates the ECC code for the data based on the ECC information; and records the calculated ECC code on a memory.

Abstract translation: 公开了一种存储器控制，其基于根据数据种类预先确定的所需置信度产生用于数据的ECC（纠错码）信息; 基于ECC信息计算用于数据的ECC码; 并将计算出的ECC码记录在存储器上。

公开(公告)号：WO2010054410A2

公开(公告)日：2010-05-14

申请号：PCT/US2009063938

申请日：2009-11-10

Applicant: FUSION MULTISYSTEMS INC DBA FU ,  FLYNN DAVID ,  THATCHER JONATHAN ,  SHOBER EDWARD

Inventor： FLYNN DAVID ,  THATCHER JONATHAN ,  SHOBER EDWARD

IPC: G06F11/10 ,  G06F12/16

CPC classification number: G06F11/141 ,  G06F11/1008 ,  G06F11/108 ,  G06F2211/109 ,  G11C16/04 ,  G11C16/3418 ,  G11C16/3422 ,  G11C16/349 ,  G11C29/42 ,  G11C29/82 ,  G11C29/832 ,  G11C29/88 ,  G11C2029/0411 ,  G11C2029/1208

Abstract: An apparatus, system, and method are disclosed for predicting failures in solid-state storage and include a determination module (302), a threshold module (304), a storage region error module (306), and a retirement module (308). The determination module (302) determines that data stored in an ECC chunk contains Error Correcting Code ("ECC") correctable errors and further determines a bit error count for the ECC chunk. The ECC chunk originates from non-volatile solid-state storage media (110). The threshold module (304) determines that the bit error count satisfies an ECC chunk error threshold. The storage region error module (306) determines that a storage region that contained contains at least a portion of the ECC chunk satisfies a region retirement criteria. The retirement module (310) retires the storage region that contains at least a portion of the ECC chunk where the storage region satisfies the region retirement criteria.

Abstract translation: 公开了一种用于预测固态存储器中的故障的设备，系统和方法，并且包括确定模块（302），阈值模块（304），存储区域错误模块（306）和引退模块（308）。 确定模块（302）确定存储在ECC块中的数据包含纠错码（“ECC”）可校正错误，并进一步确定ECC块的位错误计数。 ECC块源自非易失性固态存储介质（110）。 阈值模块（304）确定比特错误计数满足ECC块错误阈值。 存储区域错误模块（306）确定所包含的存储区域包含ECC组块的至少一部分满足区域引退标准。 退休模块（310）退还包含存储区域满足区域退役标准的ECC组块的至少一部分的存储区域。