公开(公告)号：WO02049214A2

公开(公告)日：2002-06-20

申请号：PCT/IB2001/002314

申请日：2001-12-05

IPC分类号： H03K3/012 ,  H03K3/037 ,  H03K3/356 ,  H03K3/00

CPC分类号： H03K3/356156 ,  H03K3/012 ,  H03K3/0375 ,  H03K3/356121

摘要： A differential cascode structure is configured to propagate a data state to a static latch at each active edge of a clock. A clock generator enables the communication of the data state and its inverse to the latch for a predetermined time interval. In a first embodiment, each cascode structure includes three gates in series, the gates being controlled by the clock signal, a delayed inversion of the clock signal, and the data state or its inverse. In an alternative embodiment, each cascode structure includes two gates in series, the gates being controlled by the clock signal and the delayed inversion of the clock signal. In this alternative embodiment, each of these cascode structures is driven directly by the data signal or its inverse. The static latch obviates the need to precharge nodes within the device, thereby minimizing the power consumed by the device. The latch preferably comprises cross-coupled inverters, which, being driven by the differential cascode structure, enhance the switching speed.

摘要翻译： 差分共源共栅结构被配置为在时钟的每个有效边沿处将数据状态传播到静态锁存器。 时钟发生器能够以预定时间间隔通信数据状态及其与锁存器的反相。 在第一实施例中，每个共源共栅结构包括串联的三个栅极，栅极由时钟信号控制，时钟信号的延迟反相以及数据状态或其反相。 在替代实施例中，每个共源共栅结构包括串联的两个门，门由时钟信号和时钟信号的延迟反相控制。 在这个替代实施例中，这些共源共栅结构中的每一个直接由数据信号或其反相驱动。 静态锁存器消除了对设备内的节点进行预充电的需要，从而最小化设备消耗的功率。 闩锁优选地包括交叉耦合的反相器，其由差分共源共栅结构驱动，增强了开关速度。

公开(公告)号：WO01029965A1

公开(公告)日：2001-04-26

申请号：PCT/US2000/028681

申请日：2000-10-17

IPC分类号： H03K3/012 ,  H03K3/037 ,  H03K3/356 ,  H03K3/3562

CPC分类号： H03K3/356121 ,  H03K3/012 ,  H03K3/0372 ,  H03K3/356156 ,  H03K3/35625

摘要： A latch and flip-flop are disclosed that have a reduced clock-to-q delay and/or a reduced setup time. This is preferably accomplished by providing both a data input signal and a complement data input signal to the latch or flip-flop. The data input signal and the complement data input signal are selectively connected to opposite sides of a pair of cross-coupled gates (409, 410) via a switch or the like. The switch is preferably controlled by an enable signal, such as a clock. With the switch elements enabled, the data input signal is passed directly to a data output terminal, and the complement data input signal is passed directly to a complement data output signal. Because the data input signal is passed directly to a data output terminal, and the complement data input signal is passed directly to a complement data output signal, the clock-to-q time may be reduced. In addition, because the data input signal and the complement data input signal drive opposite sides of the cross-coupled pair of gates, the state of the cross-coupled pair of gates can be more quickly set to a desired state. This helps reduce the clock-to-q time, as well as the setup time.

摘要翻译： 公开了具有减小的时钟到q延迟和/或缩短的建立时间的锁存器和触发器。 优选地通过向锁存器或触发器提供数据输入信号和补码数据输入信号来实现。 数据输入信号和补码数据输入信号通过开关等选择性地连接到一对交叉耦合门（409,410）的相对侧。 开关优选地由诸如时钟的使能信号来控制。 启用开关元件后，数据输入信号直接传递到数据输出端，补码数据输入信号直接传递到补码数据输出信号。 由于数据输入信号直接传递到数据输出端，而补码数据输入信号直接传递到补码数据输出信号，所以可能会降低时钟到时间。 此外，由于数据输入信号和补码数据输入信号驱动交叉耦合的一对门的相对侧，交叉耦合的一对门的状态可以更快地设置为期望的状态。 这有助于减少时钟到时间以及设置时间。

公开(公告)号：WO1993019529A1

公开(公告)日：1993-09-30

申请号：PCT/EP1993000329

申请日：1993-02-09

申请人： VLSI TECHNOLOGY INC.

发明人： VLSI TECHNOLOGY INC. ,  FRENKIL, Gerald, L.

IPC分类号： H03K03/356

CPC分类号： H03K3/0375 ,  H03K3/0372 ,  H03K3/356121

摘要： The disclosure concerns asynchronous to synchronous synchronizers and particularly a technique which involves level shifting of a metastable voltage within a synchronizer stage. In a particular implementation of the invention, this level shifting is achieved by altering the relative proportions of at least one complementary pair of devices in a synchronizer in order to shift the level of a metastable voltage outside the range of a fatal voltage window possessed or exhibited by an adjacent or following part or stage of the synchronizer. By this means, although the occurrence of a metastable condition cannot be avoided, the likelihood of propagation of the metastable condition throughout the synchronizer may be very significantly reduced without the introduction of propagation delay. Alternatively an additional device such as a transistor (17e) may be inserted into a stack of devices connected to a node (24) at which the metastable voltage occurs.

摘要翻译： 本公开涉及与同步同步器异步，特别是涉及在同步器级内的亚稳电压的电平移位的技术。 在本发明的具体实施方式中，通过改变同步器中的至少一对互补配对对的相对比例来实现该电平转换，以将亚稳电压的电平移动到具有或展现的致命电压窗口的范围之外 通过同步器的相邻或后续部分或阶段。 通过这种方式，虽然不能避免亚稳态的发生，但是在不引入传播延迟的情况下，亚稳态在整个同步器中传播的可能性可以非常显着地降低。 或者，可以将诸如晶体管（17e）的附加装置插入连接到发生亚稳态电压的节点（24）的装置的堆叠中。

公开(公告)号：WO2018080737A1

公开(公告)日：2018-05-03

申请号：PCT/US2017/054769

申请日：2017-10-02

申请人： QUALCOMM INCORPORATED

发明人： RASOULI, Seid Hadi ,  CHEN, Xiandong ,  BOYNAPALLI, Venugopal

IPC分类号： H03K19/00 ,  H03K3/012 ,  H03K3/356

CPC分类号： H03K3/012 ,  H03K3/356121 ,  H03K3/356156 ,  H03K19/0016 ,  H03K19/20

摘要： Methods and systems for clock gating are described herein. In certain aspects, a method for clock gating includes receiving an input signal of a flip-flop and an output signal of the flip-flop, and passing a clock signal to an input of a gate in the flip-flop if the input signal and the output signal have different logic values or both the input signal and the output signal have a logic value of zero. The method also includes gating the clock signal if both the input signal and the output signal have a logic value of one.

摘要翻译： 这里描述了用于时钟门控的方法和系统。 在某些方面，用于时钟门控的方法包括接收触发器的输入信号和触发器的输出信号，并且如果输入信号和触发器的时钟信号和触发器的时钟信号传递到触发器中的门的输入 输出信号具有不同的逻辑值，或者输入信号和输出信号都具有零的逻辑值。 该方法还包括如果输入信号和输出信号都具有逻辑值1，则选通时钟信号。

公开(公告)号：WO2014062983A3

公开(公告)日：2014-06-19

申请号：PCT/US2013065544

申请日：2013-10-17

申请人： QUALCOMM INC

发明人： GOLDBLATT JEREMY MARK ,  VORA SAMEER V

IPC分类号： H03K3/356 ,  H03K23/44

CPC分类号： H03K3/356121 ,  H03K23/44

摘要： Exemplary embodiments are directed to systems, methods, and devices for generating quadrature clock signals. A device may include a plurality of dynamic logic cells and a plurality of inverters. Each inverter of the plurality of inverters may be coupled to at least two dynamic logic cells of the plurality of dynamic logic cells. Each inverter may be configured to output a twenty-five percent duty cycle clock signal.

摘要翻译： 示例性实施例涉及用于产生正交时钟信号的系统，方法和装置。 设备可以包括多个动态逻辑单元和多个逆变器。 多个反相器的每个反相器可以耦合到多个动态逻辑单元中的至少两个动态逻辑单元。 每个逆变器可以被配置为输出二十五％的占空比时钟信号。

公开(公告)号：WO2014062983A2

公开(公告)日：2014-04-24

申请号：PCT/US2013/065544

申请日：2013-10-17

申请人： QUALCOMM INCORPORATED

发明人： GOLDBLATT, Jeremy, Mark ,  VORA, Sameer, V.

IPC分类号： H03K3/356 ,  H03K23/44

CPC分类号： H03K3/356121 ,  H03K23/44

摘要： Exemplary embodiments are directed to systems, methods, and devices for generating quadrature clock signals. A device may include a plurality of dynamic logic cells and a plurality of inverters. Each inverter of the plurality of inverters may be coupled to at least two dynamic logic cells of the plurality of dynamic logic cells. Each inverter may be configured to output a twenty-five percent duty cycle clock signal.

摘要翻译： 示例性实施例涉及用于产生正交时钟信号的系统，方法和装置。 设备可以包括多个动态逻辑单元和多个逆变器。 多个反相器的每个反相器可以耦合到多个动态逻辑单元中的至少两个动态逻辑单元。 每个逆变器可以被配置为输出二十五％的占空比时钟信号。

公开(公告)号：WO2011001785A1

公开(公告)日：2011-01-06

申请号：PCT/JP2010/059472

申请日：2010-06-03

申请人： 株式会社日立製作所 ,  鈴木 英一 ,  山下 寛樹

发明人： 鈴木　英一 ,  山下　寛樹

IPC分类号： H03K3/356 ,  H03K17/30 ,  H03K19/0948

CPC分类号： G11C27/02 ,  H03K3/356121 ,  H03K3/356139

摘要： 　セットアップ・ホールド時間が極めて短い半導体記憶回路を提供する。そこで、データ入力信号Ｄｉｎ＿Ｐ，Ｄｉｎ＿Ｎか基準電位線ＶＲＥＦＬ１かを選択して出力するスイッチ部ＳＷＢＫ１と、このＳＷＢＫ１からの出力を差動対トランジスタ（ＭＮ１，ＭＮ２）の入力として動作するデータ出力部ＤＯＢＫ１と、ＤＯＢＫ１の出力（Ｄｏ＿Ｐ，Ｄｏ＿Ｎ）をラッチするデータ保持部ＬＴＢＫ１を備える。ＤＯＢＫ１は、ＳＷＢＫ１によりＶＲＥＦＬ１が選択された際に、データ保持部ＬＴＢＫ１の論理閾値よりも低い又は高い第１電位をＤｏ＿Ｐ，Ｄｏ＿Ｎから出力するように構成される。したがって、その後にＳＷＢＫ１によりＤｉｎ＿Ｐ，Ｄｉｎ＿Ｎが選択された際には、Ｄｏ＿Ｐ，Ｄｏ＿Ｎとして第１電位からのデータ遷移が行われ、再びＶＲＥＦＬ１が選択された際には、当該データが保持される。

摘要翻译： 提供了具有非常短的建立/保持时间的半导体存储器电路。 该电路设置有选择并输出数据输入信号（Din_P，Din_N）或参考电位线（VREFL1）的开关单元（SWBK1），数据输出单元（DOBK1），其操作使得SWBK1的输出 定义了差分对晶体管（MN1，MN2）的输入和锁存DOBK1的输出（Do_P，Do_N）的数据保持单元（LTBK1）。 DOBK1被配置为使得当由SWBK1选择VREFL1时，从Do_P，Do_N输出低于或高于数据保持单元（LTBK1）的理论阈值的第一电位。 因此，此后，如果通过SWBK1选择Din_P，Din_N，则从第一电位执行数据转换为Do_P，Do_N，并且如果再次选择VREFL1，则保留数据。

公开(公告)号：WO2008027666A3

公开(公告)日：2008-09-25

申请号：PCT/US2007073826

申请日：2007-07-19

申请人： FREESCALE SEMICONDUCTOR INC ,  BAJKOWSKI MACIEJ ,  HOEKSTRA GEORGE P ,  GHASSEMI HAMED

发明人： BAJKOWSKI MACIEJ ,  HOEKSTRA GEORGE P ,  GHASSEMI HAMED

IPC分类号： H03K3/356

CPC分类号： H03K19/01855 ,  H03K3/356121

摘要： A level shifting circuit (105) having a signal input that operates in a first voltage domain (LV DD ) and a signal output that operates in a second voltage domain (HV DD ). In some embodiments, the level shifting circuit includes a clocked level shifter. In some embodiments, the level shifting circuit includes a level shifting latch (208) that latches a translated output signal. In one example, the level shifting latch includes a latch portion and a stack of transistors (211, 213, 215, 217) with a transistor having a control electrode coupled to a clock input.

摘要翻译： 具有在第一电压域（LV _{DD ）中操作的信号输入和在第二电压域（HV DD ）中操作的信号输出的电平移位电路（105） ）。 在一些实施例中，电平移位电路包括时钟电平移位器。 在一些实施例中，电平移位电路包括锁存经转换的输出信号的电平移位锁存器（208）。 在一个示例中，电平移位锁存器包括锁存部分和具有晶体管的堆叠（211,213,215,217），晶体管具有耦合到时钟输入的控制电极。}

公开(公告)号：WO2007094571A1

公开(公告)日：2007-08-23

申请号：PCT/KR2007/000358

申请日：2007-01-22

申请人： IUCF-HYU ,  KWON, Oh-Kyoung

发明人： KWON, Oh-Kyoung

IPC分类号： H03K19/0175

CPC分类号： H03K19/01742 ,  H03K3/356121

摘要： Provided is a level shift circuit. The level shift circuit includes an inverter including a first transistor having a first polarity to which an input signal from an input port is applied through a gate and a second transistor having a second polarity which is an opposite polarity to the first polarity, the second transistor being connected in series to the first transistor between a positive source voltage and a negative source voltage and a connection node between the first and second transistors being an output port, a capacitor connected between a gate of the first transistor and a gate of the second transistor, and a voltage adjusting means for accurately adjusting a voltage applied to the gate of the second transistor according to an exact switching operation time of the second transistor, using a clock signal and an output port signal of the inverter. A stable and high-speed operation can be performed with a comparatively small size and low power consumption can be achieved.

摘要翻译： 提供了电平移位电路。 电平移位电路包括反相器，其包括具有第一极性的第一晶体管，来自输入端口的输入信号通过栅极施加到第一晶体管，第二晶体管具有与第一极性相反极性的第二极性，第二晶体管 在正源电压和负电源电压之间串联连接到第一晶体管，第一和第二晶体管之间的连接节点是输出端口，连接在第一晶体管的栅极和第二晶体管的栅极之间的电容器 以及电压调整装置，使用逆变器的时钟信号和输出端口信号，根据第二晶体管的精确切换操作时间来精确地调整施加到第二晶体管的栅极的电压。 可以以相对小的尺寸执行稳定和高速的操作，并且可以实现低功耗。

公开(公告)号：WO2005091506A8

公开(公告)日：2005-12-01

申请号：PCT/IB2005050818

申请日：2005-03-04

申请人： KONINKL PHILIPS ELECTRONICS NV ,  LEENAERTS DOMINICUS M W ,  NAUTA BRAM ,  ACAR MUSTAFA

发明人： LEENAERTS DOMINICUS M W ,  NAUTA BRAM ,  ACAR MUSTAFA

IPC分类号： H03K3/356 ,  H03K23/44

CPC分类号： H03K23/44 ,  H03K3/356121