公开(公告)号：WO2004001433A9

公开(公告)日：2004-12-23

申请号：PCT/IB0302387

申请日：2003-06-05

申请人： KONINKL PHILIPS ELECTRONICS NV ,  PEETERS ADRIANUS M G

发明人： PEETERS ADRIANUS M G

IPC分类号： G01R31/28 ,  G01R31/317 ,  G01R31/3185 ,  H01L21/822 ,  H01L27/04 ,  H03K19/00

CPC分类号： G01R31/31701 ,  G01R31/31858

摘要： An electronic circuit that comprises components that operate asynchronously of one another. An interface element has inputs coupled to a respective one of the components. The interface element supplies a logic output signal that is a logic function of signals at the inputs and dependent on the relative timing of the signals at the inputs. The electronic circuit is switched to a test mode, in which test input signals are applied to the electronic circuit from a test signal source. During test a difference is caused to occur between the time intervals after which the test signal source affects different ones of the signals at the inputs of the interface element. Preferably the test control circuit activates said difference in the test mode and not in the normal operating mode.

摘要翻译： 包括彼此异步操作的组件的电子电路。 接口元件具有耦合到相应的一个部件的输入。 接口元件提供逻辑输出信号，该信号是输入端的信号的逻辑功能，取决于输入端的信号的相对定时。 电子电路切换到测试模式，其中测试输入信号从测试信号源施加到电子电路。 在测试期间，在测试信号源影响界面元件的输入端的不同信号之间的时间间隔之间发生差异。 优选地，测试控制电路激活测试模式中的所述差异，而不是正常操作模式。

公开(公告)号：WO2004075407A1

公开(公告)日：2004-09-02

申请号：PCT/JP2003/001812

申请日：2003-02-19

申请人： 富士通株式会社 ,  千田 克彦 ,  橋本 賢治

发明人： 千田 克彦 ,  橋本 賢治

IPC分类号： H03K19/00

CPC分类号： H03K19/00315

摘要： 回路装置の電源オフ時に、外部から内部電圧以上の高電圧が印加された場合でも、内部電圧トランジスタであるＮＭＯＳトランジスタＱ１のゲート・ドレイン間Ａに高電圧が印加されず、ゲート酸化膜が破壊されない様に保護する事ができるトレラント特性を有する入出力回路を提供することを目的とする。上記目的を達成するために、発明に係わる半導体入出力回路では内部電源とＧＮＤ間に接続された第１のＰＭＯＳトランジスタ及び第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの間に配置され内部電源にゲートが接続された第２のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタのドレインに接続されたＰＡＤ端子と、第２のＮＭＯＳトランジスタのゲートとドレインとの間に接続されたダイオードと、第２のＮＭＯＳトランジスタのゲートとＧＮＤとの間に接続され、ダイオードに流れる電流を制御するための抵抗とを有することを特徴とする。

摘要翻译： 具有公差特性的输入/输出电路，即使在电路器件断开的情况下，即使从外部施加高于内部电压的高电压，也不向施加在NMOS晶体管的栅极和漏极之间的A施加高电压 作为内部电压晶体管，因此栅极氧化膜不被破坏。 半导体输入/输出电路的特征在于包括连接在内部电源和GND之间的第一PMOS晶体管和第一NMOS晶体管，第二NMOS晶体管插入在第一PMOS晶体管和第一NMOS晶体管之间，并且栅极连接到 内部电源，连接到第二NMOS晶体管的漏极的PAD端子，连接在第二NMOS晶体管的栅极和漏极之间的二极管，以及连接在第二NMOS晶体管的栅极和GND之间并用于控制的电阻器 电流流过二极管。

公开(公告)号：WO2004038919A1

公开(公告)日：2004-05-06

申请号：PCT/JP2003/011227

申请日：2003-09-03

申请人： 松下電器産業株式会社 ,  豊田 健治 ,  上田 路人 ,  森本 廉 ,  森田 清之

发明人： 豊田 健治 ,  上田 路人 ,  森本 廉 ,  森田 清之

IPC分类号： H03K19/00

CPC分类号： G11C11/4087 ,  G11C11/22 ,  G11C11/4074

摘要： キャパシタ（４）、キャパシタ（４）に直列接続された強誘電体キャパシタ（６）、出力端子（１１）、出力端子（１１）を接地するキャパシタ（１０）、電源電圧供給端子（１３）、電源電圧供給端子（１３）と２つのキャパシタ（４，６）の接続ノード（Ｎ１）とを接続するスイッチ（１）、及び接続ノード（Ｎ１）と出力端子（１１）とを接続するスイッチ（９）を備え、第１の期間において、スイッチ（１）及び（９）がオフ状態にされた状態で、端子（３）が接地されると共に端子（７）に電源電圧が供給され、第２の期間において、端子（３）に電源電圧が供給され、且つスイッチ（９）がオン状態にされ、第３の期間において、スイッチ（９）がオフ状態にされ、スイッチ（１）がオン状態にされ、且つ端子（７）が接地され、第４の期間において、端子（７）に電源線圧が供給され、前記第１の期間から前記第４の期間までが順に繰り返される、電圧発生回路。

摘要翻译： 一种电压产生电路，包括电容器（4），串联连接到电容器（4）的铁电电容器（6），输出端子（11），用于使输出端子（11）接地的电容器（10） 电源电压端子（13），用于将电源电压供给端子（13）与两个电容器（4,6）的连接节点（N1）连接的开关（1）和用于连接 连接节点（N1）与输出端子（11）连接，其中在第一时段期间，端子（3）接地，并且向开关（1）和（9）提供端子（7）的电源电压 ）关闭时，在第二时间段期间向端子（3）供给电源电压并且开关（9）导通，开关（9）关闭，开关（1）导通， 端子（7）在第三周期内接地，在第四周期期间向端子（7）提供电源电压，并且第一至第四周期是顺序的 重复。

公开(公告)号：WO2003088488A2

公开(公告)日：2003-10-23

申请号：PCT/DE2003/001059

申请日：2003-04-01

申请人： INFINEON TECHNOLOGIES AG ,  KÜNEMUND, Thomas ,  SEDLAK, Holger

发明人： KÜNEMUND, Thomas ,  SEDLAK, Holger

IPC分类号： H03K19/00

CPC分类号： H03K19/1738

摘要： Die Erfindung betrifft eine Schaltungsanordnung und ein Verfahren zur Erzeugung eines Dual-Rail-Ausgangssignals mit einer Signalverarbeitungsvorrichtung (12) mit in Anhängigkeit von einem Eingangssignal ansteuerbaren Schaltern sowie zwei Ausgängen (x, xq), wobei durch einen der Schalter (s, sq) der erste Ausgang (x) und durch den anderen Schalter (sq, s) der zweite Ausgange (xq) mit einem sich auf einem ersten Potential (0) befindlichen Fußpunkt (v) der Steuervorrichtung verbindbar sind. Die Signalverarbeitungsvorrichtung ist über eine Schaltvorrichtung (13) mit Ausgängen der Schaltungsanordnung zur Ausgabe eines Dual-Rail-Ausgangssignals verbunden. Dabei sind die Ausgänge (E1, E2) der Schaltvorrichtung (13) in Abhängigkeit von einem Steuersignal (7) jeweils mit einem oder beiden Eingängen (D1, D2) verbindbar sind. Zudem ist eine Potentialkontrollvorrichtung zur Festlegung der Potentiale der Ausgänge (F1, F2) der Schaltungsanordnung vorgesehen, wenn diese nicht über die Schaltvorrichtung (13) und die Signalverarbeitungsvorrichtung (12) mit dem Fußpunkt (v) der Signalverarbeitungsvorrichtung verbunden sind.

摘要翻译： 本发明涉及一种电路装置和用于在输入信号中可控开关的依赖性产生的双轨输出信号的信号处理装置（12）的方法，以及两个输出（X，XQ），其中（通过开关中的一个 S，SQ），第一输出（x）和（由另一个开关SQ，S，则控制装置的第二输出端可连接），其位于与自身（XQ）（在第一电位0）脚点（v）。 的信号处理装置经由切换装置（13），以用于连接一个双轨输出信号的输出的电路装置的输出端相连。 输出（E1，E2）响应于在每种情况下的控制信号（7）与一个或两个输入端（D1，D2）连接了开关装置（13）的。 此外，用于限定所述输出（F1，F2）的电势的电势监视装置被设置在电路装置的，如果不是这样，开关装置（13）和所述信号处理装置（12），以脚点（V）被连接到信号处理装置。

公开(公告)号：WO2003063356A1

公开(公告)日：2003-07-31

申请号：PCT/IB2002/005602

申请日：2002-12-18

申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  VEENDRICK, Hendricus, J., M. ,  MEIJER, Rinze, I., M., P. ,  RAO, Kiran, B., R.

发明人： VEENDRICK, Hendricus, J., M. ,  MEIJER, Rinze, I., M., P. ,  RAO, Kiran, B., R.

IPC分类号： H03K19/00

CPC分类号： H03K19/0016 ,  Y10T307/832

摘要： An integrated circuit (100) has a circuit portion (102) that can be switched to a standby mode through an enable transistor (104), which is coupled between an internal power supply line (120) and an external power supply line (130). The enable transistor (104) is controlled by control circuitry via a control line (160). The control line (160) is coupled to the gates of a first transistor (152) and a further transistor (154) of a logic gate (150). The substrate of the further transistor (154) is coupled to a backbias generator (170). Consequently, when the enable transistor (104) is switched off, the further transistor (154) is enabled and applies a substantial backbias to the gate of the enable transistor (104), thus dramatically reducing the leakage current from the circuit portion (102) through the enable transistor (104).

摘要翻译： 集成电路（100）具有通过使能晶体管（104）切换到待机模式的电路部分（102），该使能晶体管耦合在内部电源线（120）和外部电源线（130）之间 ）。 使能晶体管（104）由控制电路经由控制线（160）控制。 控制线（160）耦合到逻辑门（150）的第一晶体管（152）和另一晶体管（154）的栅极。 另一晶体管（154）的衬底耦合到回流发生器（170）。 因此，当使能晶体管（104）关断时，另外的晶体管（154）被使能并且向使能晶体管（104）的栅极施加实质的反向比，从而显着地减少来自电路部分（102）的漏电流， 通过使能晶体管（104）。

公开(公告)号：WO2003010642A3

公开(公告)日：2003-02-06

申请号：PCT/US2002/022150

申请日：2002-07-11

申请人： INTEL CORPORATION (a corporation of Delaware)

发明人： AHSANULLAH, Zahid ,  FEDDELLER, James ,  LONGWELL, Michael

IPC分类号： H03K19/00

摘要： A circuit includes an input terminal (56), an output terminal (70) and a latch (50). The input terminal (56) receives an input signal. The latch is programmable with a value. The latch (50) communicates the input signal to the output terminal (70) in response to the circuit not being in a sleep mode and in response to the circuit being in the sleep mode, furnishes a second signal to the output terminal (70) indicative of the value.

公开(公告)号：WO2002082652A2

公开(公告)日：2002-10-17

申请号：PCT/US2002/011177

申请日：2002-04-09

申请人： SILICON IMAGE ,  KIM, Ook ,  LI, Hung, Sung ,  LEE, Inyeol ,  KIM, Gyudong ,  LEE, Yongman

发明人： KIM, Ook ,  LI, Hung, Sung ,  LEE, Inyeol ,  KIM, Gyudong ,  LEE, Yongman

IPC分类号： H03K19/00

CPC分类号： H03K23/542 ,  G06F1/06 ,  H03K5/15013 ,  H03L7/0891 ,  H03L7/0995

公开(公告)号：WO2002082651A2

公开(公告)日：2002-10-17

申请号：PCT/IB2002/000994

申请日：2002-03-26

申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V.

发明人： BOUDEWIJNS, Arnoldus, J., J.

IPC分类号： H03K19/00

CPC分类号： H03K19/0016 ,  G06F7/00 ,  G06F7/48 ,  G06F7/527 ,  H03K19/01728

摘要： A circuit for performing a digital logic operation comprising a start/stop oscillator (1) is proposed. The start/stop oscillator (1) starts in response to a system clock signal and is stopped a predetermined period of time after the digital logic operation has been completed. The period during which pulses are supplied by the start/stop oscillator (1) is shorter than the period of the system clock.

摘要翻译： 提出了一种用于执行包括启动/停止振荡器（1）的数字逻辑操作的电路。 启动/停止振荡器（1）响应于系统时钟信号启动，并且在数字逻辑操作完成之后停止预定的时间段。 由起动/停止振荡器（1）提供脉冲的周期比系统时钟的周期短。

公开(公告)号：WO2002080368A1

公开(公告)日：2002-10-10

申请号：PCT/US2002/005176

申请日：2002-02-20

申请人： XILINX, INC.

发明人： KAVIANI, Alireza, S.

IPC分类号： H03K19/00

CPC分类号： H03K19/17784 ,  H03K19/0016

摘要： A technique for reducing leakage current in static CMOS devices by adding additional transistors in series between selected inverters and ground or power. NMOS and PMOS transistors are added to selected buffers comprised of two inverters in series. The PMOS transistor (124) is connected between the first inverter (112,114) and power (Vdd) and the NMOS transistor (126) is connected between the second inverter (128) and ground. The added transistors are controlled by a memory cell (130) to be on when the buffer is being used and off when the buffer is unused. Alternatively, no PMOS transistor is added and an existing PMOS transistor of the first inverter is manufactured to sit in a Vgg well. The same tech niques are employed with selected buffer pairs.

摘要翻译： 一种减少静态CMOS器件泄漏电流的技术，通过在所选择的逆变器之间增加额外的晶体管和接地或电源。 NMOS和PMOS晶体管被添加到由串联的两个反相器组成的选择的缓冲器中。 PMOS晶体管（124）连接在第一反相器（112,114）和功率（Vdd）之间，NMOS晶体管（126）连接在第二反相器（128）和地之间。 所添加的晶体管由存储单元（130）控制，当缓冲器被使用时，该存储器单元（130）将导通，当缓冲器未被使用时，关闭。 或者，不添加PMOS晶体管，并且制造第一反相器的现有PMOS晶体管以坐在Vgg中。 所选择的缓冲区对采用相同的技术。

公开(公告)号：WO2002067427A2

公开(公告)日：2002-08-29

申请号：PCT/US2001/047520

申请日：2001-11-09

申请人： FAST-CHIP, INC.

发明人： HENDERSON, Alex, E. ,  CROFT, Walter, E.

IPC分类号： H03K19/00

CPC分类号： G11C15/04 ,  H03K19/01721 ,  H03K19/20

摘要： A low power wired OR circuit of the present invention comprises a plurality of logic blocks for pulling a wired OR signal line low in response to certain conditions, a differential pair of lines, such as the wired OR signal line and a reference signal line, and a sensing device coupled to the reference signal line and the wired OR signal line to receive the wired OR signal and the reference signal respectively and to detect a difference between the two signals. Having a differential pair of lines is advantageous because it maintains noise immunity for small voltage swings on the wired OR signal line, thereby reducing power dissipation in the wired OR circuit. A common current source coupled to each logic block through a common return path allows the low power wired OR circuit to control a discharge rate at which the wired OR line discharges.

摘要翻译： 本发明的低功率有线OR电路包括多个逻辑块，用于响应于某些条件拉低有线OR信号线，诸如布线OR信号线和参考信号线的差分线对，以及 耦合到参考信号线和有线OR信号线的感测装置，以分别接收有线OR信号和参考信号，并检测两个信号之间的差异。 具有差分对线是有利的，因为它保持了对有线OR信号线上的小电压摆幅的抗噪声性，从而降低了有线OR电路的功耗。 通过公共返回路径耦合到每个逻辑块的公共电流源允许低功率布线OR电路控制有线OR线放电的放电速率。