公开(公告)号：WO2022190182A1

公开(公告)日：2022-09-15

申请号：PCT/JP2021/009072

申请日：2021-03-08

Applicant: キオクシア株式会社

Inventor： 人見　達郎 ,  吉水　康人 ,  三浦　正幸 ,  井上　新 ,  堂前　宏之 ,  中澤　弘一 ,  宮岡　己利 ,  早坂　一人 ,  佐貫　朋也

IPC: H01L21/02 ,  H01L21/66

Abstract: ウェハ及びプローブカード間の通信信頼性の劣化を抑制する。 一実施形態のウェハ（１０）は、互いに重複しない第１領域（ＲＡ）及び第２領域（ＲＢ）を有する基板（１１）と、各々が基板上に設けられた第１チップユニット及び第２チップユニット（１００）と、各々が第１チップユニットと電気的に接続された第１電極（１６Ａ）及び第２電極（１６Ｂ）と、各々が第２チップユニットと電気的に接続された第３電極（１６Ａ）及び第４電極（１６Ｂ）と、を備える。第１電極及び第３電極は、第１領域に配置される。第２電極及び第４電極は、第２領域に配置される。第１領域は、第１チップユニット及び第２チップユニットが設けられた領域と独立した領域である。

公开(公告)号：WO2022168197A1

公开(公告)日：2022-08-11

申请号：PCT/JP2021/003888

申请日：2021-02-03

Applicant: キオクシア株式会社

Inventor： 田上　政由

IPC: H01L27/11526 ,  H01L27/11573

Abstract: 半導体記憶装置は、第１、第２チップを備える。第１チップは、第１領域及び第２領域を備える。第１領域は、複数のメモリセル、複数のビット線、複数のワード線及び複数のビット線に電気的に接続された複数の第１貼合電極を備える。第２領域は、複数のワード線に電気的に接続された複数のコンタクト及び複数のコンタクトに電気的に接続された複数の第２貼合電極を備える。複数の第１貼合電極は、第１方向において隣り合う第３貼合電極及び第４貼合電極を備える。複数の第２貼合電極は、第１方向において隣り合う第５貼合電極及び第６貼合電極を備える。第３貼合電極の第１方向における中心位置から第４貼合電極の第１方向における中心位置までの距離と、第５貼合電極の第１方向における中心位置から第６貼合電極の第１方向における中心位置までの距離とは、９０％～１１０％の範囲で一致する。

公开(公告)号：WO2022144969A1

公开(公告)日：2022-07-07

申请号：PCT/JP2020/049130

申请日：2020-12-28

Applicant: キオクシア株式会社

Inventor： 菅原　昭雄 ,  藤生　政樹

IPC: G06F12/00 ,  G06F12/06 ,  G06F12/0862

Abstract: 一実施形態のメモリシステムは、第１プレーンと、第１入出力回路とを含む第１チップと、第１チップを制御するためのコマンドを発行可能なコントローラとを備える。第１プレーンは、第１メモリセルアレイと、第１メモリセルアレイから読み出された第１読み出しデータを記憶可能な第１ラッチ回路とを含む。第１入出力回路は、第１ラッチ回路から第１読み出しデータを取り込み可能な第１ＦＩＦＯ回路を含む。コントローラは、第１プレーンにおいて読み出し動作を実行している期間内に、第１チップに、第１ラッチ回路から第１ＦＩＦＯ回路への第１読み出しデータの取り込みを命令する第１コマンドを送信可能である。

公开(公告)号：WO2022130554A1

公开(公告)日：2022-06-23

申请号：PCT/JP2020/047089

申请日：2020-12-17

Applicant: キオクシア株式会社

Inventor： 中塚　圭祐 ,  内山　泰宏 ,  美濃　明良 ,  田上　政由 ,  荒井　伸也

IPC: H01L27/11582 ,  G11C16/04

Abstract: 実施形態の半導体記憶装置は、基板と、複数の第１導電体層と、ピラーと、第２導電体層とを含む。複数の第１導電体層は、基板の上方に設けられ、第１方向に互いに離れている。ピラーは、複数の第１導電体層を貫通して設けられ、前記第１方向に延伸した第１半導体層を含む。ピラーと第１導電体層との交差部分はメモリセルとして機能する。第２導電体層は、複数の第１導電体層の上方に設けられ、第１半導体層と接触している。第２導電体層は、金属又はシリサイドである。

公开(公告)号：WO2022091189A1

公开(公告)日：2022-05-05

申请号：PCT/JP2020/040139

申请日：2020-10-26

Applicant: キオクシア株式会社

Inventor： 高山　華梨 ,  菅野　裕士 ,  武木田　秀人

IPC: H01L27/11582

Abstract: 容易な消去動作が可能な半導体記憶装置を提供する。半導体記憶装置は、第１の選択トランジスタのゲートに接続された第１の選択ゲート線と、第１の選択ゲート線の上方に設けられるとともにメモリトランジスタのゲートに接続されたワード線と、ワード線の上方に設けられるとともに第２の選択トランジスタのゲートに接続された第２の選択ゲート線と、を含む複数の導電層と、複数の絶縁層と、を有する、積層体と、半導体基板の表面に対して第２の選択ゲート線の上面よりも低い上面を有するコア絶縁層と、メモリトランジスタならびに第１および第２の選択トランジスタのそれぞれのチャネル形成領域を有する第１の半導体部と、コア絶縁層の上面に設けられた第２の半導体部と、を含む半導体層と、第１方向において半導体層と積層体との間に設けられたメモリ層と、を備える。第１の半導体部は、不純物元素を含有するとともに第２の選択ゲート線に重畳する不純物半導体領域を有する。

公开(公告)号：WO2022059177A1

公开(公告)日：2022-03-24

申请号：PCT/JP2020/035504

申请日：2020-09-18

Applicant: キオクシア株式会社

Inventor： 位田　友哉

IPC: H01L29/78 ,  H01L21/336

Abstract: 高い信頼性を有する半導体装置を提供する。半導体装置は、第１の領域（ＮＰ１）および第２の領域（ＮＰ２）を含む半導体基板（１０）と、第１の絶縁体層（２ｂ）と、不純物を含む第１の半導体層（３１ｂ）と、チタンを含む第１の導電体層（３２ｂ）と、窒素と、チタンまたはタングステンとを含む第２の導電体層（３３ｂ）と、タングステンを含む第３の導電体層（３４ｂ）と、を有する第１のゲート電極（３ｂ）と、第３の導電体層の上に設けられ、酸素とシリコンとを含む第２の絶縁体層（４ｂ）と、第２の絶縁体層の上に設けられ、窒素とシリコンとを含む第３の絶縁体層（５ｂ）と、第１の領域の上に設けられた第１のコンタクト（ＣＳ）と、第２の領域の上に設けられた第２のコンタクト（ＣＳ）と、第１のゲート電極の第３の導電体層の上に設けられ、第２の絶縁体層と第３の絶縁体層とを貫通する第３のコンタクト（Ｃ０）と、を具備する。

公开(公告)号：WO2021260792A1

公开(公告)日：2021-12-30

申请号：PCT/JP2020/024598

申请日：2020-06-23

Applicant: キオクシア株式会社

Inventor： 清水　敬 ,  福島　崇 ,  服巻　直美 ,  田原　寛子 ,  井手　謙一

IPC: H01L27/11582 ,  H01L21/76802 ,  H01L21/76843 ,  H01L21/76877 ,  H01L23/5226 ,  H01L23/53266 ,  H01L23/53271 ,  H01L27/11556

Abstract: 実施形態の半導体記憶装置は、第１方向に積層された、それぞれタングステンを含む複数の第１導電体層と、前記複数の第１導電体層と交互に積層される積層部と、前記積層部に対して前記第１方向に直交する第２方向に突出する第１突出部とを含む複数の絶縁膜と、複数の前記積層部と前記複数の第１導電体層との積層体内を前記第１方向に延びる半導体層と、前記複数の第１導電体層と前記半導体層との間に配置される電荷蓄積層と、前記絶縁膜における前記第１突出部の上において前記第１導電体層に接して配置され、不純物を含むシリコンを有する複数の第２導電体層と、前記複数の第２導電体層のうちの１の第２導電体層の上に前記１の第２導電体に接して設けられ、導電性を有し、前記第１方向に延びる複数のコンタクトプラグと、を備える。

公开(公告)号：WO2021181607A1

公开(公告)日：2021-09-16

申请号：PCT/JP2020/010813

申请日：2020-03-12

Applicant: キオクシア株式会社

Inventor： 中塚　圭祐

IPC: H01L27/11582

Abstract: 実施形態の半導体記憶装置は、第１乃至第９導電体層と、第１及び第２絶縁部材と、第１乃至第４ピラーと、を含む。第１絶縁部材は、第１方向に沿って設けられ、第２及び第６導電体層間に設けられた部分と第３及び第７導電体層間に設けられた部分とを有する。第２絶縁部材は、第１絶縁部材の上方で第１方向に沿って設けられ、第４及び第８導電体層間に設けられた部分と第５及び第９導電体層間に設けられた部分とを有する。第１及び第２ピラーは、各々が第２、第３、第６、及び第７導電体層と接触し、第３方向に第１絶縁部材を挟んで設けられる。第３及び第４ピラーは、各々が第４、第５、第８、及び第９導電体層と接触し、第３方向に第２絶縁部材を挟んで設けられる。第２導電体層と第６導電体層とを含む断面における第１ピラーと第２ピラーとの第３方向の間隔は、第３導電体層と第７導電体層とを含む断面における第１ピラーと第２ピラーとの第３方向の間隔よりも狭い。第４導電体層と第８導電体層とを含む断面における第３ピラーと第４ピラーとの第３方向の間隔は、第５導電体層と第９導電体層とを含む断面における第３ピラーと第４ピラーとの第３方向の間隔よりも広い。

公开(公告)号：WO2021176691A1

公开(公告)日：2021-09-10

申请号：PCT/JP2020/009704

申请日：2020-03-06

Applicant: キオクシア株式会社

Inventor： 山田　英樹 ,  白川　政信 ,  黒長　万里江 ,  川崎　秀樹

IPC: G06Q10/02

Abstract: 実施形態に係る情報処理装置は、自動車の駐車場を予約する。情報処理装置は、自動車の目的地に関する第１情報を受信する受信部と、第１情報に基づいて、目的地に至るまでの経路を検索する第１検索部と、目的地に至るまでの経路及び経路近傍における第１地域と第１時刻とを検索する第２検索部と、第１時刻における第１地域の第１駐車場の予約を、ユーザからの命令を待つことなく無線または有線通信を用いて要求する予約部とを備える。

公开(公告)号：WO2021171712A1

公开(公告)日：2021-09-02

申请号：PCT/JP2020/042848

申请日：2020-11-17

Applicant: キオクシア株式会社

Inventor： 近藤　敦志 ,  米澤　遼

IPC: G06F12/06 ,  G06K19/077 ,  G11C5/02 ,  G11C5/04 ,  G11C5/06 ,  G11C7/04

Abstract: 放熱効率を向上させることができる半導体記憶装置を提供すること。　半導体記憶装置は、本体と、メモリと、コントローラと、複数の端子と、を備える。複数の端子は、信号の伝送に用いられる複数の信号端子を含み、本体の第１の面で露出する。複数の端子は、少なくとも第１の列と第２の列とを形成する。第１の列は、本体の第２の端縁よりも第１の端縁に近い位置で互いに間隔を介して第１の方向に並べられた複数の端子を含む。第２の列は、本体の第１の端縁よりも第２の端縁に近い位置で互いに間隔を介して第１の方向に並べられた複数の端子を含む。本体の第１の面の第１の列と第２の列との間の領域は、半導体記憶装置と電気的に接続されるホスト機器の基板上に配置される、熱伝導部材と接触する接触領域を含む。