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公开(公告)号：WO2005101773A1
公开(公告)日：2005-10-27
申请号：PCT/JP2005/007101
申请日：2005-04-12
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一 , 岡村 淳一 , 石曽根 洋平 , 三浦 賢
IPC: H04L25/49
CPC classification number: H04L7/033 , H03K7/10 , H03L7/087 , H03L7/091 , H03L7/113 , H04L25/45 , H04L25/4902
Abstract: （課題） リファレンスクロック及びシェイクハンド動作が不要であり、信頼性の高い安定したデジタルデータの伝送を実現すること。 （解決手段） 本発明によると、第１の情報と第２の情報とをそれぞれ第１の期間と第２の期間とにおいて交互に周期的に伝送するデジタルデータ伝送方法であって、前記第１の期間における前記第１の情報の単位時間あたりの情報量は、前記第２の期間における前記第２の情報の単位時間あたりの情報量よりも多く、前記第１の期間における前記第２の情報は、パルス幅変調されたシリアルデータとして伝送されることを特徴とする伝送方法が提供される。
Abstract translation: [问题]实现高可靠性，稳定的数字数据传输，无需参考时钟和握手操作。 解决问题的手段一种数字数据传输方法，用于分别在第一和第二间隔期间交替地周期性地发送第一和第二信息，其中在第一间隔期间每单位时间的第一信息的信息量大于第二间隔的第二信息的信息量 在第二间隔期间每单位时间的信息，以及在第一间隔期间的第二信息作为脉冲宽度调制串行数据发送。
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公开(公告)号：WO2004053669A1
公开(公告)日：2004-06-24
申请号：PCT/JP2003/015665
申请日：2003-12-08
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一 , 岡村 淳一
IPC: G06F1/04
CPC classification number: G06F1/08 , H03K3/0322 , H03L7/0996 , H03L7/18
Abstract: 変調クロック信号の位相範囲に関する制約を緩和することができる位相選択型周波数変調装置。この位相選択型周波数変調装置は、Ｎ相のクロック信号を発生する多相クロック信号生成回路１０１と、Ｎ相のクロック信号の内から選択すべきクロック信号を指示する第１のクロック選択信号を順次活性化する制御回路１０４と、制御回路１０４から出力される第１のクロック選択信号の立ち上がりエッジ出現時間及び／又は立ち下がりエッジ出現時間を調整して第２のクロック選択信号を出力するエッジ出現時間調整回路１０３と、エッジ出現時間調整回路１０３から出力される第２のクロック選択信号の活性化状態に従ってＮ相のクロック信号の内から１つのクロック信号を選択して変調クロック信号ＭＣＫを出力する変調クロック信号生成回路１０２とを含む。
Abstract translation: 一种相位选择型的频率调制装置，其松弛对调制时钟信号的相位范围的限制。 该相位选择型频率调制装置包括用于产生N相时钟信号的反相时钟信号发生电路（101） 控制电路（104），用于顺序地激活指示哪个N相时钟信号应被选择的第一时钟选择信号; 边缘出现时间调整电路，用于调节从控制电路输出的第一时钟选择信号的上升沿和/或下降沿出现时间，以输出第二时钟选择信号; 以及调制时钟信号发生器电路（102），用于根据从边缘出现时间调整电路（103）输出的第二时钟选择信号的激活状态，选择N相时钟信号之一，以输出调制时钟 信号（MCK）。
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公开(公告)号：WO2006117860A1
公开(公告)日：2006-11-09
申请号：PCT/JP2005/008151
申请日：2005-04-28
Applicant: ザインエレクトロニクス株式会社 , 三浦 賢 , 岡村 淳一 , 小沢 誠一
IPC: H03K19/0185 , H03F3/45
CPC classification number: H03F3/45179 , H03F3/45183 , H03F3/505 , H03F2203/45318 , H03F2203/45466 , H04L25/0272 , H04L25/028
Abstract: 差動増幅器を無くすかあるいは数を減らして、回路面積や消費電流を減らし、ノイズによる発振の問題を解決すると共に、高い駆動能力をもつ低電圧差動信号用差動駆動回路およびそれを内蔵する電子機器を提供する。 差動信号が入力され電流信号を出力するＭＯＳトランジスタからなるスイッチ回路と、一方が高電位側の電源電位に接続され、他方がスイッチ回路の一方のノードに接続され、ソースフォロワとして動作するＮＭＯＳトランジスタと、一方が低電位側の電源電位に接続され、他方がスイッチ回路の他方のノードに接続され、ソースフォロワとして動作するＰＭＯＳトランジスタとから構成される出力回路と、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのゲートに基準電位を供給する基準電位生成回路とを備え、基準電位生成回路は、オフセット電位一定で差動電位を可変してなる電位可変手段を備えて成る。さらに出力回路のエンファシス回路を備えて成る。
Abstract translation: 提供了用于低电压差分信号的差分驱动电路和包括其的电子器件，其中不使用差分放大器或减少差分放大器的数量，从而减少电路面积和电流消耗，并进一步解决振荡问题 由噪音引起，同时实现了较高的驾驶性能。 包括开关电路，输出电路和参考电位发生电路。 包含MOS晶体管的开关电路接收差分信号并输出电流信号。 输出电路包括NMOS晶体管，其一端连接到较高电位侧的电源电位，另一端连接到开关电路的节点并用作源极跟随器，PMOS 晶体管，其一端连接到下电位侧的电源电位，其另一端连接到开关电路的另一个节点，并用作源极跟随器。 参考电位产生电路将参考电位提供给PMOS和NMOS晶体管的各个栅极。 参考电位产生电路包括电位改变装置，其以保持不变的偏移电位来改变差分电位。 此外，还包括用于输出电路的加重电路。
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公开(公告)号：WO2008044407A1
公开(公告)日：2008-04-17
申请号：PCT/JP2007/067400
申请日：2007-09-06
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一
Inventor： 小沢 誠一
Abstract: クロックデータ復元装置１は、サンプラ部１０、検出部２０、オフセット決定部３０、クロック出力部４０およびＤＡ変換部５０を備える。クロック信号ＣＫ，ＣＫＸの位相は、入力デジタル信号の位相と一致するよう調整される。サンプラ部１０におけるオフセット付与量（±Ｖoff）は、値Ｄ(n-1)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、値Ｄ(n-1)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。復元されたクロック信号として、クロック信号ＣＫ，ＣＫＸの何れかが出力される。復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。
Abstract translation: 时钟数据恢复装置（1）包括采样器部分（10），检测部分（20），偏移确定部分（30），时钟输出部分（40）和DA转换器（50）。 调整时钟信号（CK，CKX）的相位以便匹配输入数字信号的相位。 当值D（n-1）处于高电平时，调整采样器部分（10）中的偏移的给定量（±Voff）以匹配第一信号的数据转换时间分布的峰值时间 并且当值D（n-1）处于低电平时，调整为与第二信号的数据转换时间分布的峰值时间相匹配。 时钟信号（CK，CKX）中的任何一个作为恢复的时钟信号被输出。 输出数字值D（n）的时间序列数据作为恢复数据。
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公开(公告)号：WO2009060763A1
公开(公告)日：2009-05-14
申请号：PCT/JP2008/069555
申请日：2008-10-28
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一
Inventor： 小沢 誠一
CPC classification number: H04L7/033 , H04L7/0083 , H04L7/0087 , H04L25/03012
Abstract: クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０，サンプラ部２０，クロック生成部３０，イコライザ制御部４０および位相モニタ部５０を備える。サンプラ部２０およびクロック生成部３０によるループ処理により、入力デジタル信号に基づいて復元されたクロック信号として、クロック信号ＣＫまたはＣＫＸが生成される。イコライザ部１０，サンプラ部２０およびイコライザ制御部３０によるループ処理により、イコライザ部１０におけるデジタル信号のうちの高周波成分のレベル調整量の制御が行われる。
Abstract translation: 基于输入的数字信号恢复时钟信号和数据的时钟数据恢复装置（1）具有均衡器部分（10），采样器部分（20），时钟产生部分（30），均衡器控制部分 （40），以及相位监视部（50）。 由采样器部分（20）和时钟产生部分（30）进行的环路处理产生基于所输入的数字信号恢复的时钟信号的时钟信号（CK或CKX）。 均衡器部分（10），采样器部分（20）和均衡器控制部分（40）的环路处理控制均衡器部分（10）处的数字信号的高频分量的电平调节量。
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Patent Agency Ranking
公开(公告)号：WO2008044406A1
公开(公告)日：2008-04-17
申请号：PCT/JP2007/067397
申请日：2007-09-06
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一
Inventor： 小沢 誠一
CPC classification number: H04L7/033 , H03L7/091 , H04L7/0083 , H04L7/0087 , H04L25/03057
Abstract: クロックデータ復元装置１は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、イコライザ部１０、サンプラ部２０、クロック生成部３０、イコライザ制御部４０および位相モニタ部５０を備える。イコライザ部１０、サンプラ部２０およびイコライザ制御部４０によるループ処理により、イコライザ部１０におけるデジタル信号のレベル調整量の制御が行われるが、一方で、クロック信号ＣＫとデジタル信号との間の位相差が所定値より大きいときには当該制御が位相モニタ部５０により停止される。これにより、より正確にクロック信号およびデータが復元され得る。
Abstract translation: 时钟数据恢复装置（1）基于输入的数字信号恢复时钟信号和数据。 时钟数据恢复装置设置有均衡器部分（10），采样器部分（20），时钟产生部分（30），均衡器控制部分（40）和相位监控部分（50）。 均衡器部分（10）处的数字信号的电平调节量由均衡器部分（10），采样器部分（20）和均衡器控制部分（40）进行环路处理来控制。 另一方面，当时钟信号（CK）与数字信号之间的相位差大于规定值时，由相位监视部（50）停止该控制。 因此，时钟信号和数据被更正确地恢复。
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公开(公告)号：WO2007129709A1
公开(公告)日：2007-11-15
申请号：PCT/JP2007/059514
申请日：2007-05-08
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一
Inventor： 小沢 誠一
CPC classification number: H03K3/0315 , H03K5/15013 , H03K2005/00032
Abstract: ５個のインバータＩ Ａ,０ ～Ｉ Ａ,４ は、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。５個のインバータＩ Ｂ,０ ～Ｉ Ｂ,５ も、各インバータの出力端とＮＭＯＳトランジスタのゲート端子との接続に関してはリング状に接続されている。各インバータＩ Ａ,ｍ の出力端は、インバータＩ Ｂ,ｍ２ のＰＭＯＳトランジスタのゲート端子に接続されており、各インバータＩ Ｂ,ｍ の出力端は、インバータＩ Ａ,ｍ２ のＰＭＯＳトランジスタのゲート端子に接続されている。ただし、ｍ２は、(ｍ＋２)をＭで除算したときの剰余であって０以上４以下の整数である。このように構成されることで、この発振回路１は発振周波数を高くすることができる。
Abstract translation: 相对于每个逆变器的输出端和每个逆变器的输出端与栅极端子之间的连接，五个逆变器（I A，O，A，A，4）连接成环形 一个NMOS晶体管。 相对于每个逆变器的输出端和栅极端子之间的连接，五个逆变器（I B，O，B，B，5）也连接成环状 的NMOS晶体管。 每个逆变器（I A，m H）的输出端连接到逆变器的PMOS晶体管的栅极端子（I B，m 2），并且每个 反相器的输出端（I B，m N）连接到逆变器的PMOS晶体管的栅极端子（I A，m 2），其中，m2是 通过将值（m + 2）除以M得到的残留量为0以上且不大于4个。因此，在振荡电路（1）中，可以提高振荡频率。
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公开(公告)号：WO2009069430A1
公开(公告)日：2009-06-04
申请号：PCT/JP2008/069859
申请日：2008-10-31
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一
Inventor： 小沢 誠一
CPC classification number: H04N21/4408 , G06F3/14 , G09G3/2092 , G09G5/006 , G09G5/008 , G09G2370/10 , H04N21/4122 , H04N21/43632 , H04N21/4405
Abstract: 映像信号送信装置１０は、映像信号と、シンク信号と、データイネーブル信号とを受けて、データイネーブル信号に基づいて、映像信号とシンク信号とを、映像信号の階調ビット数に応じたパケットのバイト数でパケット処理することによって複数のパケット信号を生成するパッカー１１と、複数のパケット信号をエンコード処理することによって複数のエンコードパケット信号を生成するエンコード部１５と、複数のエンコードパケット信号をパラレル－シリアル変換することによってシリアルパケット信号を生成するシリアライザー１４とを備え、パッカー１１は、パケットのバイト数に応じたパルス幅のパルスを含む制御信号を生成し、エンコード部１５は、パッカーからの制御信号におけるパルスに対応するパケット信号の部分を、他の部分と異なるエンコード処理する。
Abstract translation: 视频信号传输装置（10）包括：封隔器（11），其接收视频信号，同步信号和数据使能信号，并根据分组对应的字节数来分组视频信号和同步信号 相对于视频信号的灰度比特数，以便根据数据使能信号产生多个分组信号; 编码单元（15），其对所述多个分组信号进行编码，以便生成多个编码分组信号; 以及并行串行转换编码分组信号以产生串行分组信号的串行器（14）。 封隔器（11）产生包含与分组的字节数相对应的脉冲宽度的脉冲的控制信号。 编码单元（15）使来自封隔器的控制信号中与脉冲相对应的分组信号的一部分与不同于另一部分的处理的编码处理相对应。
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公开(公告)号：WO2007058279A1
公开(公告)日：2007-05-24
申请号：PCT/JP2006/322894
申请日：2006-11-16
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一
Inventor： 小沢 誠一
IPC: H04L7/033
CPC classification number: H04L7/033 , H04L7/0025 , H04L7/0087
Abstract: クロックデータ復元装置１では、サンプラ部１０、検出部２０、タイミング決定部３０およびクロック出力部４０を含むループにおける処理により、クロック信号ＣＫＸＡ，ＣＫＸＢおよびＣＫそれぞれの位相は、入力デジタル信号の位相と一致するよう調整され、クロック信号ＣＫＸＡが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ（ｎ－２）および値Ｄ（ｎ－１）が互いに異なる場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、クロック信号ＣＫＸＢが指示するデジタル信号のサンプリング時刻は、直前の２ビットの値Ｄ（ｎ－２）および値Ｄ（ｎ－１）が互いに等しい場合のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。
Abstract translation: 在时钟数据恢复装置（1）中，时钟信号CKXA，CKXB和CK的各个相位被调整以便通过包括采样器单元（10）的循环中的处理与输入数字信号的相位相一致，检测 单元（20），定时决定单元（30）和时钟输出单元（40）。 调整由时钟信号CKXA指示的数字信号的采样时间，以便在紧邻D（n-2）和D（n-1）之前的两个位的值为数据转换时间的分布峰值时间 彼此不同。 调整由时钟信号CKXB指示的数字信号的采样时间，以便在紧随D（n-2）和D（n-1）之前的两个位的值为数据转换时间的分布峰值时间 相同。
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公开(公告)号：WO2002100058A1
公开(公告)日：2002-12-12
申请号：PCT/JP2002/005160
申请日：2002-05-28
Applicant: ザインエレクトロニクス株式会社 , 小沢 誠一
Inventor： 小沢 誠一
IPC: H04L25/49
CPC classification number: H04N1/00119 , H04L7/0008 , H04L25/4902 , H04N1/00095 , H04N1/36 , H04N7/06
Abstract: A semiconductor integrated circuit used for in a system for serially transmitting image data as main data, in which audio data is transmitted as sub−data while maintaining the transmission quality without increasing the number of transmission cables. The semiconductor integrated circuit comprises a main data transmitting circuit for converting main data into serial data and transmitting the serial data through at least one transmission line in synchronism with a clock signal and a sub−data transmitting circuit for pulse−width− modulating the clock signal with sub−data, generating a modulated clock signal having at least three pulse widths in a predetermined sequence, and transmitting the modulated clock signal through another transmission line.
Abstract translation: 一种半导体集成电路，用于将图像数据串行发送为主数据的系统中，其中音频数据作为子数据发送，同时保持传输质量，而不增加传输电缆的数量。 半导体集成电路包括主数据发送电路，用于将主数据转换为串行数据，并通过与时钟信号同步的至少一条传输线和用于脉冲宽度调制时钟信号的子数据传输电路发送串行数据 利用子数据，以预定的顺序产生具有至少三个脉冲宽度的调制时钟信号，并通过另一个传输线传输调制的时钟信号。
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