公开(公告)号：WO2009104688A1

公开(公告)日：2009-08-27

申请号：PCT/JP2009/052913

申请日：2009-02-19

Applicant: 日本電気株式会社 ,  辻 幸秀

Inventor： 辻 幸秀

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/792 ,  G11C16/0466 ,  G11C16/3427 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/66833

Abstract: 　スプリットゲート構造のトラップメモリにおいて、書き込み効率を向上させるとともに、ディスターブ耐性も向上させることが出来る不揮発性記憶装置の構造とその製造方法を提供する。 　半導体基板上に形成されたトラップを有する積層膜と、積層膜上に形成されたメモリゲート電極と、メモリゲート電極と基板に絶縁膜を介して接するように形成されたワードゲート電極と、２つのゲート電極を挟み込むように基板内に形成されたソース領域とドレイン領域を少なくとも含み、ワードゲート電極と基板の間に挟まれた絶縁膜の積層膜と接する一部の酸化膜換算膜厚を、接しない部分よりも大きくする。

Abstract translation: 提供了一种用于非易失性存储器件的架构，其可以增加分闸阱陷阱存储器的写入效率，并且增加对扰动的抵抗力; 以及制造所述存储器件的方法。 该装置至少包括形成在半导体衬底上的具有阱的层状膜; 形成在层叠膜的顶部的记忆栅电极; 一个字栅电极布置成通过绝缘膜与存储栅电极和衬底接触; 以及衬底中的源极和漏极区域，夹着两个栅电极。 夹层在字栅电极和基板之间的绝缘膜的等效氧化物厚度在分层膜接触时比在不接触的情况下更大。

公开(公告)号：WO2009022741A1

公开(公告)日：2009-02-19

申请号：PCT/JP2008/064642

申请日：2008-08-15

Applicant: 日本電気株式会社 ,  辻 幸秀

Inventor： 辻 幸秀

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/0847 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/792

Abstract: 【課題】低い印加電圧と少ない消費電流で、高速に電荷の消去が可能な不揮発性半導体メモリを提供する。 【解決手段】不揮発性半導体メモリは、第１導電型の半導体領域の上に順次に形成された電荷トラップ機能を有するゲート絶縁膜及びゲート電極と、ゲート電極に隣接して半導体領域の表面部分に形成された一対の第２導電型の拡散領域と、一方の第２導電型の拡散領域内に形成した第１導電型の拡散領域とを有する。

Abstract translation: [问题]提供一种非易失性半导体存储器，其中可以在施加低电压和小的消耗电流的情况下高速消除电荷。 解决问题的手段非易失性半导体存储器具有依次形成在第一导电型半导体区域上的具有电荷陷阱功能的栅极绝缘膜和栅电极; 形成在与栅电极相邻的半导体区域的表面部分上的一对第二导电型扩散区域; 以及形成在所述第二导电型扩散区域之一中的第一导电型扩散区域。

公开(公告)号：WO2008136311A1

公开(公告)日：2008-11-13

申请号：PCT/JP2008/057760

申请日：2008-04-22

Applicant: 日本電気株式会社 ,  辻 幸秀

Inventor： 辻 幸秀

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/42324 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L29/4234 ,  H01L29/7881 ,  H01L29/7923

Abstract: 　トラップ型メモリにおいて、チャネル界面を劣化させることなく、低電圧で、かつ電子及びホールの注入位置を高度に制御しながら書き込み・消去ができる不揮発性記憶装置とその製造方法を提供する。 　本発明の不揮発性記憶装置は、半導体基板（３）上に形成されたソース領域（１）とドレイン領域（２）と、ソース領域（１）上の領域からドレイン領域（２）上の領域まで形成されたトラップを有する積層膜（１２）と、積層膜（１２）の上に形成されたゲート電極（１３）を少なくとも含み、ゲート電極（１３）は、３つの拡散領域からなるｐｎｐ構造又はｎｐｎ構造から構成される。

Abstract translation: 提供了一种非易失性存储装置，其中可以通过高度控制电子和空穴的注入位置以低电压执行写入/擦除，而不会在陷阱型存储器中恶化通道接口。 还提供了一种用于制造这种非易失性存储装置的方法。 非易失性存储装置至少包括形成在半导体衬底（3）上的源区（1）和漏区（2）。 由源极区域（1）上的区域到漏极区域（2）上的区域形成的层叠膜（12）; 和形成在层压膜（12）上的栅电极（13）。 栅电极（13）由三个扩散区构成的pnp结构或npn结构构成。

公开(公告)号：WO2008072692A1

公开(公告)日：2008-06-19

申请号：PCT/JP2007/074024

申请日：2007-12-13

Applicant: 日本電気株式会社 ,  辻 幸秀

Inventor： 辻 幸秀

IPC: H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/401 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/66833 ,  H01L29/792

Abstract: 　微細化に有利で初期閾値のバラツキが小さく、書き込み効率が高くて消去不良及び保持不良の無い優れた不揮発性記憶装置を提供する。 　半導体基板とゲート電極間からゲート電極の少なくとも第１不純物拡散領域側の面上まで延在するように設けられた積層膜であって、ゲート電極側から順に電荷蓄積層とトンネル絶縁膜とを有する積層膜と、を備えたことを特徴とする不揮発性記憶装置。

Abstract translation: 本发明提供一种非易失性存储装置，其具有小型化，小初始阈值方差，高写入效率，无擦除故障和存储故障的优点。 非易失性存储装置设置有层叠膜，其被布置成从半导体衬底和栅电极之间延伸到栅电极上的第一杂质扩散区域的至少一个表面上，并且设置有 电荷累积层和隧道绝缘膜。