公开(公告)号：WO2017014866A1

公开(公告)日：2017-01-26

申请号：PCT/US2016/037436

申请日：2016-06-14

申请人： SILICON STORAGE TECHNOLOGY, INC.

发明人： SU, Chien-sheng ,  YANG, Jeng-Wei ,  ZHOU, Feng

IPC分类号： H01L29/423 ,  H01L29/66 ,  H01L29/788 ,  H01L27/115

CPC分类号： H01L27/11531 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/42328 ,  H01L29/66484 ,  H01L29/66825 ,  H01L29/7881

摘要： A method of forming split gate non-volatile memory cells on the same chip as logic and high voltage devices having HKMG logic gates. The method includes forming the source and drain regions, floating gates, control gates, and the poly layer for the erase gates and word line gates in the memory area of the chip. A protective insulation layer is formed over the memory area, and an HKMG layer and poly layer are formed on the chip, removed from the memory area, and patterned in the logic areas of the chip to form the logic gates having varying amounts of underlying insulation.

摘要翻译： 在具有HKMG逻辑门的逻辑和高电压器件的同一芯片上形成分离栅非易失性存储单元的方法。 该方法包括在芯片的存储器区域中形成用于擦除栅极和字线栅极的源极和漏极区域，浮动栅极，控制栅极和多晶硅层。 在存储区域上形成保护绝缘层，并且在芯片上形成HKMG层和多晶硅层，从存储区域移除，并在芯片的逻辑区域中图案化以形成具有不同量的底层绝缘体的逻辑门 。

公开(公告)号：WO2016077383A3

公开(公告)日：2016-06-16

申请号：PCT/US2015060010

申请日：2015-11-10

申请人： SILICON STORAGE TECH INC

发明人： TRAN HIEU VAN ,  NGUYEN HUNG QUOC ,  DO NHAN

IPC分类号： H01L29/423 ,  H01L27/115 ,  H01L29/788

CPC分类号： H01L27/11526 ,  G11C16/0408 ,  G11C16/14 ,  G11C16/26 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/7881

摘要： A memory device with memory cell pairs each having a single continuous channel region, first and second floating gates over first and second portions of the channel region, an erase gate over a third portion of the channel region between the first and second channel region portions, and first and second control gates over the first and second floating gates. For each of the pairs of memory cells, the first region is electrically connected to the second region of an adjacent pair of memory cells in the same active region, and the second region is electrically connected to the first region of an adjacent pair of the memory cells in the same active region.

摘要翻译： 一种具有存储单元对的存储器件，每个存储单元对都具有单个连续的沟道区，在沟道区的第一和第二部分之上的第一和第二浮置栅极，位于第一和第二沟道区域之间的沟道区的第三部分上的擦除栅极， 以及在第一和第二浮动栅极上的第一和第二控制栅极。 对于每对存储器单元，第一区域电连接到相同有源区域中相邻的一对存储器单元的第二区域，并且第二区域电连接到相邻存储器对的第一区域 细胞处于同一活性区。

公开(公告)号：WO2015112404A1

公开(公告)日：2015-07-30

申请号：PCT/US2015/011481

申请日：2015-01-14

申请人： SANDISK TECHNOLOGIES INC.

发明人： LEE, Donovan ,  PURAYATH, Vinod R. ,  KAI, James

IPC分类号： H01L27/115 ,  H01L29/51 ,  H01L29/788

CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76224 ,  H01L27/11517 ,  H01L27/11526 ,  H01L27/11529 ,  H01L29/42324 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7881

摘要： Suspended charge storage regions are utilized for non-volatile storage to decrease parasitic interferences and increase charge retention in memory devices. Charge storage regions are suspended from an overlying intermediate dielectric material. The charge storage regions include an upper surface and a lower surface that extend in the row and column directions. The upper surface of the charge storage region is coupled to the overlying intermediate dielectric material. The lower surface faces the substrate surface and is separated from the substrate surface by a void. The charge storage region includes a first vertical sidewall and a second vertical sidewall that extend in the column direction and a third vertical sidewall and fourth vertical sidewall that extend in the row direction. The first, second, third, and fourth vertical sidewall are separated from neighboring features of the non-volatile memory by the void. The void may include a vacuum, air, gas, or a liquid.

摘要翻译： 悬浮电荷存储区域用于非易失性存储以减少寄生干扰并增加存储器件中的电荷保持。 电荷存储区域从覆盖的中间介电材料悬浮。 电荷存储区域包括在行和列方向上延伸的上表面和下表面。 电荷存储区域的上表面与上覆的中间介电材料耦合。 下表面面向基板表面，并通过空隙与基板表面分离。 电荷存储区包括在列方向上延伸的第一垂直侧壁和第二垂直侧壁以及沿行方向延伸的第三垂直侧壁和第四垂直侧壁。 第一，第二，第三和第四垂直侧壁通过空隙与非易失性存储器的相邻特征分离。 空隙可以包括真空，空气，气体或液体。

公开(公告)号：WO2014151781A1

公开(公告)日：2014-09-25

申请号：PCT/US2014/026440

申请日：2014-03-13

申请人： MICROCHIP TECHNOLOGY INCORPORATED

发明人： HEWITT, Kent ,  WONG, Jack ,  CHEN, Bomy ,  DARYANANI, Sonu ,  SHIELDS, Jeffrey, A. ,  ALVAREZ, Daniel ,  HYMAS, Mel

IPC分类号： H01L29/423 ,  G11C11/56 ,  G11C16/04 ,  H01L29/66 ,  H01L29/788

CPC分类号： G11C16/0416 ,  H01L29/42328 ,  H01L29/7881

摘要： An electrically erasable programmable read only memory (EEPROM) cell may include a substrate including at least one active region, a floating gate adjacent the substrate, a write/erase gate defining a write/erase path for performing high voltage write and erase operations, and a read gate defining a read path for performing low voltage read operations, wherein the read path is distinct from the write/erase path. This allows for a smaller read gate oxide, thus allowing the cell size to be reduced. Further, the EEPROM cell may include two independently controllable read gates, thereby defining two independent transistors which allows better programming voltage isolation. This allows the memory array to be drawn using a common source instead of each column of EEPROM cells needing its own source line. This makes the array more scalable because the cell x-dimension would otherwise be limited by each column needing two metal 1 pitches.

摘要翻译： 电可擦除可编程只读存储器（EEPROM）单元可以包括：衬底，其包括至少一个有源区域，与衬底相邻的浮置栅极;限定用于执行高电压写入和擦除操作的写/擦除路径的写/擦除栅极;以及 限定用于执行低电压读取操作的读取路径的读取门，其中读取路径与写/擦除路径不同。 这允许更小的读栅极氧化物，从而允许电池尺寸减小。 此外，EEPROM单元可以包括两个可独立控制的读取门，从而限定两个独立的晶体管，这允许更好的编程电压隔离。 这允许使用公共源而不是需要其自己的源极线的每一列EEPROM单元来绘制存储器阵列。 这使得阵列更具可扩展性，因为单元格x维度否则将受到需要两个金属1间距的每列限制。

公开(公告)号：WO2014149638A1

公开(公告)日：2014-09-25

申请号：PCT/US2014/020015

申请日：2014-03-03

申请人： SILICON STORAGE TECHNOLOGY, INC.

发明人： DO, Nhan ,  TRAN, Hieu, Van ,  SU, Chien, Sheng ,  TUNTASOOD, Prateep

IPC分类号： H01L27/115 ,  H01L29/66 ,  H01L29/788 ,  H01L29/423 ,  H01L21/762

CPC分类号： H01L21/76224 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/42328 ,  H01L29/42336 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/7881

摘要： A memory device array with spaced apart parallel isolation regions (128) is formed in a semiconductor substrate (12), with an active region between each pair of adjacent isolation regions. Each isolation region includes a trench formed into the substrate surface and an insulation material formed in the trench. Portions of a top surface of the insulation material are recessed below the surface of the substrate. Each active region includes a column of memory cells each having spaced apart first and second regions (16) with a channel region (18) therebetween, a floating gate (22) over a first channel region portion, and a select gate (20) over a second channel region portion. The select gates are formed as continuous word lines extending perpendicular to the isolation regions and each forming the select gates for one row of the memory cells. Portions of each word line extend down into the trenches.

摘要翻译： 具有间隔开的平行隔离区域（128）的存储器件阵列形成在半导体衬底（12）中，每对相邻隔离区域之间具有有源区。 每个隔离区域包括形成在衬底表面中的沟槽和形成在沟槽中的绝缘材料。 绝缘材料的顶表面的部分凹陷在基底的表面下方。 每个有源区域包括一列存储单元，每个存储单元具有间隔开的第一和第二区域（16），其间具有沟道区域（18），在第一沟道区域部分上方的浮置栅极（22）和超过 第二通道区域部分。 选择栅极形成为垂直于隔离区域延伸的连续字线，并且每个形成用于一行存储器单元的选择栅极。 每个字线的部分向下延伸到沟槽中。

公开(公告)号：WO2014070163A1

公开(公告)日：2014-05-08

申请号：PCT/US2012/062755

申请日：2012-10-31

申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

发明人： HO, Chaw-Sing ,  VILLAVELEZ, Reynaldo ,  CAO, Xin Ping

IPC分类号： H01L27/115 ,  H01L21/8247

CPC分类号： H01L27/11521 ,  B41J2/1433 ,  H01L21/28273 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/513 ,  H01L29/518 ,  H01L29/788 ,  H01L29/7881

摘要： A memory cell including a substrate, a first dielectric layer, a floating gate, a second dielectric layer, and a control gate. The substrate includes a channel region situated between a drain region and a source region. The first dielectric layer is situated over the channel region and the floating gate is capacitively coupled to the channel region through the first dielectric layer. The second dielectric layer is situated over the floating gate and the control gate is capacitively coupled to the floating gate through the second dielectric layer. A dielectric nitride layer is situated between the floating gate and the second dielectric layer to prevent charge loss from the floating gate to the second dielectric layer.

摘要翻译： 一种存储单元，包括基板，第一介电层，浮栅，第二介质层和控制栅。 衬底包括位于漏极区域和源极区域之间的沟道区域。 第一电介质层位于沟道区上方，并且浮栅通过第一介电层电容耦合到沟道区。 第二介电层位于浮动栅极之上，并且控制栅极通过第二介电层电容耦合到浮置栅极。 电介质氮化物层位于浮置栅极和第二介电层之间，以防止从浮置栅极到第二介电层的电荷损失。

公开(公告)号：WO2014055460A2

公开(公告)日：2014-04-10

申请号：PCT/US2013/062774

申请日：2013-09-30

申请人： SANDISK 3D, LLC ,  LEE, Donovan

发明人： LEE, Donovan

IPC分类号： H01L29/78 ,  H01L21/76 ,  H01L21/336

CPC分类号： H01L29/7781 ,  G11C16/00 ,  G11C29/04 ,  G11C29/44 ,  H01L21/76224 ,  H01L27/0688 ,  H01L27/11519 ,  H01L27/11529 ,  H01L29/66825 ,  H01L29/7881

摘要： Methods for preventing line collapse during the fabrication of NAND flash memory and other microelectronic devices that utilize closely spaced device structures with high aspect ratios are described. In some embodiments, one or more mechanical support structures may be provided to prevent the collapse of closely spaced device structures during fabrication. In one example, during fabrication of a NAND flash memory, one or more mechanical support structures may be set in place prior to performing a high aspect ratio word line etch for forming the NAND strings. The one or more mechanical support structures may comprise one or more fin supports that are arranged in a bit line direction. In another example, the one or more mechanical support structures may be developed during the word line etch for forming the NAND strings.

摘要翻译： 描述了在制造NAND闪速存储器和其他使用具有高纵横比的紧密间隔的器件结构的微电子器件时防止线塌陷的方法。 在一些实施例中，可以提供一个或多个机械支撑结构以防止在制造期间紧密间隔的装置结构的塌陷。 在一个示例中，在制造NAND闪速存储器期间，可以在执行用于形成NAND串的高纵横比字线蚀刻之前将一个或多个机械支撑结构设置在适当位置。 一个或多个机械支撑结构可以包括沿位线方向布置的一个或多个翅片支撑件。 在另一示例中，在用于形成NAND串的字线蚀刻期间，可以开发一个或多个机械支撑结构。

公开(公告)号：WO2014031341A2

公开(公告)日：2014-02-27

申请号：PCT/US2013/053978

申请日：2013-08-07

申请人： SANDISK TECHNOLOGIES INC.

发明人： SEL, Jongsun ,  PHAM, Tuan ,  TOKUNAGA, Kazuya ,  KINOSHITA, Hiro

IPC分类号： H01L27/115

CPC分类号： G11C16/0483 ,  H01L21/28273 ,  H01L27/11524 ,  H01L27/11529 ,  H01L27/11536 ,  H01L27/11541 ,  H01L29/66825 ,  H01L29/7881

摘要： A NAND flash memory chip includes wide openings in an inter-poly dielectric layer through which gaps are later etched to define structures such as select gates. Such select gates are asymmetric, with inter-poly dielectric on a side adjacent to a memory cell and no inter-poly dielectric on a side away from a memory cell. Gaps etched through such openings may also define peripheral devices.

摘要翻译： NAND闪速存储器芯片包括在多晶硅间介质层中的宽开口，通过该开口稍后刻蚀间隙以限定诸如选择栅极的结构。 这种选择栅极是不对称的，在与存储器单元相邻的一侧上具有多晶硅电介质，并且在远离存储器单元的一侧上没有多晶硅电介质。 通过这种开口蚀刻的间隙也可以限定外围设备。

公开(公告)号：WO2013178730A1

公开(公告)日：2013-12-05

申请号：PCT/EP2013/061154

申请日：2013-05-30

申请人： CHRISTIAN-ALBRECHTS-UNIVERSITÄT ZU KIEL

发明人： KOHLSTEDT, Hermann ,  ZIEGLER, Martin ,  OBERLÄNDER, Maria

IPC分类号： H01L29/788 ,  G11C13/00 ,  G11C16/04 ,  H01L29/68 ,  H01L27/115 ,  H01L29/8605

CPC分类号： G11C13/0007 ,  G11C16/0416 ,  G11C2213/15 ,  G11C2213/53 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/685 ,  H01L29/7881

摘要： Die Erfindung bezieht sich auf eine EEPROM-Speicherzelle mit Floating-Gate (6), die als memristives Bauelement so konfiguriert ist, dass sie die Strom-Spannungs-Charakteristik eines Memristors durch eine reduzierte Beschaltung der EEPROM-Zelle annimmt, indem das Control-Gate (1) mit dem Source (3) verbunden wird und auf ein gemeinsames Potenzial mit- tels des so entstandenen Control-Gate- Anschlusses (8) gelegt wird (z. B. Massepotential, V = 0 Volt). Dies reduziert das ursprüngliche Dreipolbauelement zu einem Zweipolbauelement. Durch das Anlegen einer bipolaren Spannung am Drain-Anschluss (9) der reduzierten EEPROM-Zelle entsteht ein neues Bauelement, das sich in seiner u-i-Charakteristik wie ein memristives Bauelement, das als passives elektronisches Zweipolbauelement eingestuft ist, verhält. Der jeweilige zuletzt eingenommene Kanalwiderstandswert bleibt aufgrund des Floating-Gates (6) in der EEPROM-Zelle auch dann erhalten, wenn an den Anschlüssen (9) und (8) keine äußere Spannung mehr anliegt.

摘要翻译： 本发明涉及一种EEPROM存储器单元具有浮栅（6），其被配置为memristives设备，使得其由控制栅极假定忆阻器的电流 - 电压特性由EEPROM单元的减小的布线 （1）被连接到源极（3）和控制栅极端子（8）的所得到的中等装置的公共电位被放置（Z。B.接地电位V = 0伏）。 这降低了原Dreipolbauelement一个Zweipolbauelement。 通过在降低的EEPROM单元中，一个新的组件，在其V-I特性作为memristives装置，其被分类为无源电子Zweipolbauelement行为的漏极端子（9）施加一个双极性电压。 各个最后占用的信道阻力也保持由于在EEPROM单元中的浮置栅极（6）中，如果在端子（9）和（8）不承担任何外部电压更多。

公开(公告)号：WO2013156990A1

公开(公告)日：2013-10-24

申请号：PCT/IL2013/050244

申请日：2013-03-14

申请人： RAMOT AT TEL-AVIV UNIVERSITY LTD.

发明人： SHALEV, Gil ,  ROSENWAKS, Yossi

IPC分类号： H01L29/792 ,  H01L29/788

CPC分类号： B82Y10/00 ,  G11C13/025 ,  H01L27/1203 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/78 ,  H01L29/7881 ,  H01L29/792

摘要： A memory cell including at least one electrostatically induced virtual nanowire by which it stores and reads data. In an exemplary embodiment of the invention, the nanowire is created using two lateral gates whose bias determines the nanowire location and thereby the location of a memory storage within said cell.

摘要翻译： 包含至少一个静电诱导的虚拟纳米线的存储单元，通过该存储单元存储和读取数据。 在本发明的示例性实施例中，使用两个横向栅极创建纳米线，其偏置确定纳米线位置，从而确定所述单元内的存储器存储器的位置。