公开(公告)号：WO2018032407A1

公开(公告)日：2018-02-22

申请号：PCT/CN2016/095665

申请日：2016-08-17

Applicant: 华为技术有限公司

Inventor： 徐挽杰 ,  张臣雄

IPC: H01L27/115

CPC classification number: H01L27/115

Abstract: 一种存储装置及其制作方法及一种数据读写方法，该存储装置中的隧穿场效应晶体管包括：半导体衬底（1），位于半导体衬底（1）表面的沟道（67）、源区（6）和漏区（7）、势阱层（3）、第一栅区（51）和第二栅区（52），沟道（67）具有在第一方向上彼此相对的第一表面和第二表面，在第二方向上彼此相对的第三表面和第四表面；源区（6）覆盖第三表面，漏区（7）覆盖第四表面，源区（6）和漏区（7）的掺杂类型不同；势阱层（3）覆盖部分第一表面，并沿第二方向延伸覆盖至部分的势阱层（3）背离沟道（67）的表面，第一栅区（51）覆盖部分第一表面，并沿第二方向延伸覆盖至部分的势阱层（3）背离沟道（67）的表面，第二栅区（52）覆盖第二表面。该存储装置可靠性较高，可进行多次的读写操作。

公开(公告)号：WO2017118201A1

公开(公告)日：2017-07-13

申请号：PCT/CN2016/104890

申请日：2016-11-07

Applicant: BOE TECHNOLOGY GROUP CO., LTD. ,  HEFEI XINSHENG OPTOELECTRONICS TECHNOLOGY CO., LTD.

Inventor： ZHANG, Shiju ,  REN, Xingfeng ,  LIU, Guoquan

IPC: H01L27/12

CPC classification number: H01L27/1244 ,  G01R31/26 ,  G02F1/136227 ,  G02F1/136259 ,  G11C16/10 ,  H01L21/77 ,  H01L24/49 ,  H01L27/115 ,  H01L27/124 ,  H01L27/1248 ,  H01L27/3276

Abstract: The present application discloses a fabrication method for forming an array substrate, including: forming, in a fanout region, a first signal-load line connected to a first group of data lead wires, and a second signal-load line connected to a second group of data lead wires; and forming, in the fanout region, at least one unidirectional device at a connection point of the first signal-load line and a data lead wire, at least one unidirectional device at a connection point of the second signal-load line and a data lead wire. The first signal-load line and the second signal-load line are each configured to transmit an external testing signal along a single direction to the data lead wires through the unidirectional devices.

Abstract translation: 本发明公开了一种阵列基板的制作方法，包括：在扇出区域形成连接第一组数据导线的第一信号负载线和第二信号负载线， 负载线连接到第二组数据引线; 以及在扇出区中在第一信号负载线和数据引线的连接点处形成至少一个单向设备，在第二信号负载线和数据引线的连接点处的至少一个单向设备 线。 第一信号负载线和第二信号负载线各自被配置为通过单向设备沿着单个方向将外部测试信号传输到数据引线。

公开(公告)号：WO2017057242A1

公开(公告)日：2017-04-06

申请号：PCT/JP2016/078202

申请日：2016-09-26

Applicant: 株式会社フローディア

Inventor： 大和田　福夫 ,  川嶋　泰彦 ,  吉田　信司 ,  谷口　泰弘 ,  櫻井　良多郎 ,  品川　裕 ,  葛西　秀男 ,  奥山　幸祐

IPC: H01L21/336 ,  G11C16/04 ,  H01L21/8247 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: G11C16/04 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

Abstract: 従来に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに電圧変動による消費電力の増加を低減し得る不揮発性半導体記憶装置を提案する。不揮発性半導体記憶装置（1）では、製造不良の際、従来のように、異なる電圧値が印加される可能性が高い異種のドレイン側選択ゲート電極およびソース側選択ゲート電極が接続されて不揮発性半導体記憶装置全体で電圧変動が生じる場合に比べて、データ読み出し動作時に電圧変動により生じる読み出し誤動作を軽減し得、さらに意図しない電圧変動による消費電力の増加を低減し得る。

Abstract translation: 提供了一种非常易失性的半导体存储器件，与传统器件相比，可以减轻由于数据读取操作时的电压波动而产生的读取误差，并且还可以减少由于电压波动引起的功耗的增加 。 在制造缺陷的情况下，其中传统上由于漏极侧选择栅电极和源极侧选择栅电极的连接而在整个非易失性半导体存储器件中发生电压波动， 的不同类型和不同的电压值是非常有可能应用的; 与上述相比，非易失性半导体存储器件（1）可以减轻由于数据读取操作时的电压波动而发生的读取误差，并且还可以减少由于非预期的电压波动引起的功耗的增加 。

公开(公告)号：WO2017046673A1

公开(公告)日：2017-03-23

申请号：PCT/IB2016/055295

申请日：2016-09-05

Applicant: 株式会社半導体エネルギー研究所

Inventor： 笹川慎也 ,  栃林克明 ,  飯田裕太

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/768 ,  H01L21/8234 ,  H01L21/8238 ,  H01L21/8242 ,  H01L21/8247 ,  H01L23/522 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L27/092 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L27/146 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L21/28 ,  H01L21/768 ,  H01L21/8234 ,  H01L21/8238 ,  H01L23/522 ,  H01L27/06 ,  H01L27/08 ,  H01L27/088 ,  H01L27/092 ,  H01L27/105 ,  H01L27/108 ,  H01L27/115 ,  H01L27/146 ,  H01L29/417 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00014

Abstract: 微細なトランジスタを提供する。 または、 寄生容量の小さいトランジスタを提供する。 または、 周波 数特性の高いトランジスタを提供する。またはオン電流の大きなトランジスタを提供する。または、 該トランジスタを有する半導体装置を提供する。 または、 集積度の高い半導体装置を提供する。 また は、新規な電極を提供する。 第１の導電層の上方に絶縁層を形成し、 絶縁層の上方にマスク層を形成し、 マスク層上にリソグラフ ィー法によりレジストマスクを形成し、 レジストマスクの側面に生成物を形成し、 レジストマスクお よび生成物をエッチングマスクとして、 マスク層をエッチングし、 マスク層をエッチングマスクとし て、絶縁層を第１の導電層の上面に達するまでエッチングすることにより絶縁層に開口部を形成し、 開口部に第２の導電層を形成する電極を作製する。

Abstract translation: 提供一种微晶体管。 还提供了具有很小寄生电容的晶体管。 还提供了具有高频特性的晶体管。 还提供了具有大的导通电流的晶体管。 还提供了具有所述晶体管的半导体器件。 还提供了具有高集成度的半导体器件。 还提供了新的电极。 电极通过以下方式制造：在第一导电层上形成绝缘层; 在绝缘层上形成掩模层; 通过光刻在掩模层上形成抗蚀剂掩模; 在抗蚀剂掩模的侧表面上形成产品; 使用抗蚀剂掩模和产品作为蚀刻掩模蚀刻掩模层; 通过使用掩模层作为蚀刻掩模通过蚀刻在所述绝缘层中形成开口，所述绝缘层至所述第一导电层的上表面; 以及在所述开口中形成第二导电层。

公开(公告)号：WO2017041363A1

公开(公告)日：2017-03-16

申请号：PCT/CN2015/095251

申请日：2015-11-23

Applicant: 中国科学院微电子研究所

Inventor： 霍宗亮 ,  叶甜春

IPC: H01L27/115 ,  H01L21/8247 ,  H01L21/762

CPC classification number: H01L21/762 ,  H01L27/115

Abstract: 一种三维存储器件及其制造方法，在共源区（11）与其下方的衬底（1）之间嵌入了隔离结构（3），其能够在进行共源区（11）注入时抑制杂质产生不期望的扩散，避免了由于杂质过度扩散而引起的操作失效。在三维存储器件编程和读取状态的时候，电子从共源区（11）向位线（13）流动，而在擦除时，空穴从衬底（1）注入，由于隔离结构（3）的存在，三维存储器件实现了编程/擦除时候需要的电子和空穴在空间上的分离，提高了擦写的效率，也有利于提高集成度。

公开(公告)号：WO2017014254A1

公开(公告)日：2017-01-26

申请号：PCT/JP2016/071351

申请日：2016-07-21

Applicant: 株式会社フローディア

Inventor： 吉田　省史 ,  大和田　福夫 ,  岡田　大介 ,  川嶋　泰彦 ,  吉田　信司 ,  柳沢　一正 ,  谷口　泰弘

IPC: H01L21/8247 ,  H01L21/336 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

Abstract: 本発明によるメモリセル（1）では、下部メモリゲート絶縁膜（10）、電荷蓄積層（EC）、上部メモリゲート絶縁膜（11）、およびメタルメモリゲート電極（MG）の順で積層形成されたメモリゲート構造体（2）と、メモリゲート構造体（2）の側壁に設けた一の側壁スペーサ（8a）に沿ってメタル第1選択ゲート電極（DG）を有した第1選択ゲート構造体（3）と、メモリゲート構造体（2）の側壁に設けた他の側壁スペーサ（8b）に沿ってメタル第2選択ゲート電極（SG）を有した第2選択ゲート構造体（4）とを設けたことで、メタルロジックゲート電極（LG1）と同じ金属材料によりメタルメモリゲート電極（MG）、メタル第1選択ゲート電極（DG）、およびメタル第2選択ゲート電極（SG）を形成できることから、金属材料でなるメタルロジックゲート電極（LG1）を半導体基板に形成する一連の製造工程において形成できる。

Abstract translation: 根据本发明的存储单元（1）具有：存储器栅极结构（2），其通过以下顺序层叠下部存储器栅极绝缘膜（10），电荷累积层（EC）， 上存储栅极绝缘膜（11）和金属存储栅电极（MG）; 具有沿着设置在所述存储栅极结构（2）的侧壁的侧壁间隔物（8a）的金属第一选择栅电极（DG）的第一选择栅极结构（3）; 以及沿着设置在存储栅极结构（2）的侧壁的另一个侧壁间隔物（8b）具有金属第二选择栅电极（SG）的第二选择栅极结构（4）。 由此，可以从与金属逻辑栅电极（LG1）相同的金属材料形成金属存储栅电极（MG），金属第一选择栅电极（DG）和金属第二选择栅电极（SG） 使得可以在一系列用于形成金属逻辑栅电极（LG1）的制造步骤中形成金属存储栅电极（MG），金属第一选择栅电极（DG）和金属第二选择栅电极（SG） 包括在半导体衬底上的金属材料。

公开(公告)号：WO2016194827A1

公开(公告)日：2016-12-08

申请号：PCT/JP2016/065758

申请日：2016-05-27

Applicant: 株式会社フローディア

Inventor： 谷口　泰弘 ,  大和田　福夫 ,  川嶋　泰彦 ,  吉田　信司 ,  奥山　幸祐

IPC: H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L29/408 ,  G11C16/0466 ,  G11C16/10 ,  G11C16/26 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/401 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/792

Abstract: 　メモリゲート電極（MG）および第1選択ゲート電極（DG）間や、メモリゲート電極（MG）および第2選択ゲート電極（SG）間を隔てるようにして一の側壁スペーサ（28a）内および他の側壁スペーサ（28b）内に窒化側壁層（32a,32b）をそれぞれ形成したことにより、一の側壁スペーサ（28a）および他の側壁スペーサ（28b）を単に絶縁性酸化膜で形成した場合に比して、従来よりもメモリゲート電極（MG）周辺における破壊耐圧を向上し得、また、電荷蓄積層（EC）よりも窒化側壁層（32a,32b）をメモリウエル（MW）から遠ざけたことにより、メモリウエル（MW）から電荷蓄積層（EC）に電荷を注入する際、窒化側壁層（32a,32b）へ電荷が注入され難くなり、電荷蓄積層（EC）以外の箇所に電荷が蓄積されてしまうことによる動作不具合を防止し得る、メモリセルおよび不揮発性半導体記憶装置を提案する。

Abstract translation: 提出了一种存储单元和非易失性半导体存储装置，其中：通过在一个侧壁间隔件（28a）和另一个侧壁间隔件（28b）中分别形成氮化物侧壁层（32a，32b），使得 存储栅电极（MG）和第一选择栅电极（DG）彼此分离，并且存储栅电极（MG）和第二选择栅电极（SG）彼此分离，在 与常规情况相比，存储栅电极（MG）的周边可以改善，其中一个侧壁间隔物（28a）和另一个侧壁间隔物（28b）仅由绝缘氧化膜形成; 并且通过使氮化物侧壁层（32a，32b）比电荷存储层（EC）更远离存储器阱（MW），电荷不容易被注入到氮化物侧壁层（32a，32b）中 可以消除从存储器（MW）将电荷注入电荷存储层（EC）的时间，以及由于存储在电荷存储层（EC）以外的区域而导致的电荷的操作故障。

公开(公告)号：WO2016143960A1

公开(公告)日：2016-09-15

申请号：PCT/KR2015/008899

申请日：2015-08-26

Applicant: 서울대학교 산학협력단

Inventor： 권덕황 ,  김미영

IPC: H01L27/115 ,  H01L27/24

CPC classification number: H01L45/145 ,  H01L27/115 ,  H01L27/24 ,  H01L45/1253

Abstract: 본 발명은 제 1 전극, 제 2 전극 및 상기 제 1 전극과 상기 제 2 전극 사이에 형성되는 금속산화물을 포함하는 저항변화 메모리 소자가 제공된다. 구체적으로 상기 금속산화물은 서로 결정방향의 차이를 가지며 경계영역을 이루는 제 1 결정립 및 제 2 결정립을 포함하고, 상기 경계영역에는 상기 금속산화물의 결정면 중 결정학적으로 산소로만 이루어진 면에 해당되는 면지수를 가지는 면이 상기 제 1 결정립 및 상기 제 2 결정립 사이에 개재되고, 상기 경계영역은 상기 제 1 전극과 상기 제 2 전극 간에 전압이 인가될 경우 전기전도가 가능한 경로가 형성되는 면인, 저항변화 메모리 소자가 제공된다.

Abstract translation: 提供一种电阻随机存取存储器件，包括：第一电极; 第二电极; 以及形成在第一电极和第二电极之间的金属氧化物。 特别地，提供一种电阻随机存取存储器件，其中金属氧化物包括在晶体取向上彼此不同并形成边界区域的第一晶粒和第二晶粒; 其中在所述边界区域中的第一晶粒和所述第二晶粒之间插入表面，所述表面具有对应于在所述金属氧化物的晶面中仅由氧构成的表面的表面指数; 并且其中所述边界区域是在所述第一电极和所述第二电极之间施加电压时形成导电路径的表面。

公开(公告)号：WO2016121564A1

公开(公告)日：2016-08-04

申请号：PCT/JP2016/051352

申请日：2016-01-19

Applicant: 株式会社フローディア

Inventor： 大和田　福夫 ,  谷口　泰弘 ,  川嶋　泰彦 ,  吉田　信司 ,  奥山　幸祐

IPC: H01L21/8234 ,  H01L21/3065 ,  H01L21/336 ,  H01L21/8247 ,  H01L27/088 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

CPC classification number: H01L21/3065 ,  H01L21/8234 ,  H01L27/088 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

Abstract: 　メモリゲート（10）の周辺にロジックゲート形成層（25）をそのまま残存させることにより、その分、ロジックゲート形成層（25）をドライエッチングした際にドライエッチングによる生じる反応ガスが発生し易くなるので、反応ガスの変化を目安としてエッチング量を判定する自動終点検出法を利用してロジックゲート形成層（25）を除去できるようになり、より正確にメモリ回路領域（ER1）のロジックゲート形成層（25）を除去し得、かくして、メモリ回路領域（ER1）のロジックゲート形成層（25）を除去する際にメモリ回路領域絶縁層（6a）に対するオーバーエッチングを抑制し得、また、ロジックゲート（15,18（図６））を形成する際にメモリ回路領域（ER1）のロジックゲート形成層（25）が既に除去されていることから、ロジックゲート（15,18）を形成した際にメモリ回路領域（ER1）にロジックゲート形成層（25）が残存してしまうことを防止できる、半導体集積回路装置の製造方法を提案する。

Abstract translation: 本发明提出了一种半导体集成电路器件制造方法，其中通过允许设置在存储器栅极（10）周围的逻辑门形成层（25）保持原状，从而产生反应气体， 当干蚀刻逻辑门形成层（25）变得容易时，由于干蚀刻而产生，结果，可以使用用于确定蚀刻的自动停止点检测方法去除逻辑门形成层（25） 作为参考的反应气体的变化量，并且可以更精确地除去存储电路区域（ER1）中的逻辑门形成层（25）。 作为上述的结果，当去除存储电路区域（ER1）中的逻辑门形成层（25）时，可以控制存储电路区域绝缘层（6a）的过蚀刻，并且由于逻辑门形成层（25） ）在形成逻辑门（15,18（图6））时已经被去除在存储器电路区域（ER1）中），可以防止逻辑门形成层（25）保留在不需要的状态 存储电路区域（ER1），形成逻辑门（15,18）。

公开(公告)号：WO2016046602A1

公开(公告)日：2016-03-31

申请号：PCT/IB2014/064848

申请日：2014-09-26

Applicant: 三星电子株式会社 ,  金成吉 ,  南泌旭 ,  延国贤 ,  李圣海 ,  张佑赈 ,  刘东哲 ,  林宪亨 ,  池正根 ,  黃棋鉉

Inventor： 金成吉 ,  南泌旭 ,  延国贤 ,  李圣海 ,  张佑赈 ,  刘东哲 ,  林宪亨 ,  池正根 ,  黃棋鉉

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L21/0206 ,  H01L21/28282 ,  H01L21/31116 ,  H01L27/115 ,  H01L27/1157 ,  H01L28/00 ,  H01L29/1037

Abstract: 本发明构思提供了半导体存储器件及其制造方法。所述半导体存储器件可以包括：多个栅极，竖直地堆叠在基底上；竖直沟道，填充竖直地贯穿所述多个栅极的沟道孔；存储层，在沟道的内侧壁上竖直地延伸。竖直沟道可以包括：下沟道，填充沟道孔的下部区域并电连接至基底；上沟道，填充沟道孔的上部区域并接触下沟道。上沟道可以在沟道孔的上部区域中沿存储层和下沟道延伸并且可以具有均匀的厚度。