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    SPLIT MEMORY CELLS WITH UNSPLIT SELECT GATES IN A THREE-DIMENSIONAL MEMORY DEVICE
    2.
    发明申请
    SPLIT MEMORY CELLS WITH UNSPLIT SELECT GATES IN A THREE-DIMENSIONAL MEMORY DEVICE 审中-公开
    在三维存储设备中的分裂选择门的分裂存储器单元

    公开(公告)号：WO2017091275A1

    公开(公告)日：2017-06-01

    申请号：PCT/US2016/050432

    申请日：2016-09-06

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： NISHIKAWA, Masatoshi ,  MIYAMOTO, Masafumi ,  OGAWA, Hiroyuki

    IPC分类号： H01L27/115

    CPC分类号： H01L27/11582 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/31111 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/0847

    摘要： Split memory cells can be provided within an alternating stack of insulating layers and word lines. At least one lower-select-gate-level electrically conductive layers and/or at least one upper-select-level electrically conductive layers without a split memory cell configuration can be provided by limiting the levels of separator insulator structures within the levels of the word lines. At least one etch stop layer can be formed above at least one lower-select-gate-level spacer material layer. An alternating stack of insulating layers and spacer material layers is formed over the at least one etch stop layer. Separator insulator structures are formed through the alternating stack employing the etch stop layer as a stopping structure. Upper-select-level spacer material layers can be subsequently formed. The spacer material layers and the select level material layers are formed as, or replaced with, electrically conductive layers.

    摘要翻译： 可以在绝缘层和字线的交替堆叠内提供分裂存储器单元。 通过限制单词水平内的隔离器绝缘体结构的水平，可以提供至少一个下部选择栅极级导电层和/或至少一个没有分裂存储器单元配置的上部选择级导电层 线。 至少一个蚀刻停止层可以形成在至少一个下选择栅极级间隔物材料层的上方。 在至少一个蚀刻停止层上形成交替的绝缘层和间隔材料层的叠层。 通过采用蚀刻停止层作为阻挡结构的交替堆叠形成隔离器绝缘体结构。 随后可以形成上部选择的间隔物材料层。 间隔材料层和选择层材料层形成为导电层，或者用导电层代替。

    WITHIN ARRAY REPLACEMENT OPENINGS FOR A THREE-DIMENSIONAL MEMORY DEVICE
    3.
    发明申请
    WITHIN ARRAY REPLACEMENT OPENINGS FOR A THREE-DIMENSIONAL MEMORY DEVICE 审中-公开
    在三维存储设备的阵列替换开口内

    公开(公告)号：WO2017091274A1

    公开(公告)日：2017-06-01

    申请号：PCT/US2016/050427

    申请日：2016-09-06

    申请人： SANDISK TECHNOLOGIES LLC

    发明人： NISHIKAWA, Masatoshi ,  MIYAMOTO, Masafumi ,  KAI, James

    IPC分类号： H01L27/115

    CPC分类号： H01L27/11582 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/31111 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11526 ,  H01L27/11556 ,  H01L27/11565 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/0649 ,  H01L29/0847

    摘要： An alternating stack of sacrificial material layers and insulating layers is formed over a substrate. Replacement of sacrificial material layers with electrically conductive layers can be performed employing a subset of openings. A predominant subset of the openings is employed to form memory stack structures therein. A minor subset of the openings is employed as access openings for introducing an etchant to remove the sacrificial material layers to form lateral recesses and to provide a reactant for depositing electrically conductive layers in the lateral recesses. By distributing the access openings across the entirety of the openings and eliminating the need to employ backside trenches for replacement of the sacrificial material layers, the size and lateral extent of backside trenches can be reduced to a level sufficient to accommodate only backside contact via structures.

    摘要翻译： 在衬底上形成交替堆叠的牺牲材料层和绝缘层。 可以使用开口的子集来执行用导电层替换牺牲材料层。 采用开口的主要子集来在其中形成存储器堆叠结构。 使用少量的开口子集作为进入开口，用于引入蚀刻剂以去除牺牲材料层以形成横向凹陷并提供用于在横向凹陷中沉积导电层的反应物。 通过将开口分布在整个开口上并且不需要采用背侧沟槽来替换牺牲材料层，背侧沟槽的尺寸和横向范围可以减小到足以仅容纳背侧接触过孔结构的水平。

    メモリセルおよび不揮発性半導体記憶装置
    4.
    发明申请
    メモリセルおよび不揮発性半導体記憶装置 审中-公开
    存储单元和非易失性半导体存储器件

    公开(公告)号：WO2016194827A1

    公开(公告)日：2016-12-08

    申请号：PCT/JP2016/065758

    申请日：2016-05-27

    申请人： 株式会社フローディア

    发明人： 谷口　泰弘 ,  大和田　福夫 ,  川嶋　泰彦 ,  吉田　信司 ,  奥山　幸祐

    IPC分类号： H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC分类号： H01L29/408 ,  G11C16/0466 ,  G11C16/10 ,  G11C16/26 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/401 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/792

    摘要： 　メモリゲート電極（MG）および第1選択ゲート電極（DG）間や、メモリゲート電極（MG）および第2選択ゲート電極（SG）間を隔てるようにして一の側壁スペーサ（28a）内および他の側壁スペーサ（28b）内に窒化側壁層（32a,32b）をそれぞれ形成したことにより、一の側壁スペーサ（28a）および他の側壁スペーサ（28b）を単に絶縁性酸化膜で形成した場合に比して、従来よりもメモリゲート電極（MG）周辺における破壊耐圧を向上し得、また、電荷蓄積層（EC）よりも窒化側壁層（32a,32b）をメモリウエル（MW）から遠ざけたことにより、メモリウエル（MW）から電荷蓄積層（EC）に電荷を注入する際、窒化側壁層（32a,32b）へ電荷が注入され難くなり、電荷蓄積層（EC）以外の箇所に電荷が蓄積されてしまうことによる動作不具合を防止し得る、メモリセルおよび不揮発性半導体記憶装置を提案する。

    摘要翻译： 提出了一种存储单元和非易失性半导体存储装置，其中：通过在一个侧壁间隔件（28a）和另一个侧壁间隔件（28b）中分别形成氮化物侧壁层（32a，32b），使得 存储栅电极（MG）和第一选择栅电极（DG）彼此分离，并且存储栅电极（MG）和第二选择栅电极（SG）彼此分离，在 与常规情况相比，存储栅电极（MG）的周边可以改善，其中一个侧壁间隔物（28a）和另一个侧壁间隔物（28b）仅由绝缘氧化膜形成; 并且通过使氮化物侧壁层（32a，32b）比电荷存储层（EC）更远离存储器阱（MW），电荷不容易被注入到氮化物侧壁层（32a，32b）中 可以消除从存储器（MW）将电荷注入电荷存储层（EC）的时间，以及由于存储在电荷存储层（EC）以外的区域而导致的电荷的操作故障。

    THREE DIMENSIONAL NAND STRING MEMORY DEVICES AND METHODS OF FABRICATION THEREOF
    5.
    发明申请
    THREE DIMENSIONAL NAND STRING MEMORY DEVICES AND METHODS OF FABRICATION THEREOF 审中-公开
    三维NAND STRING存储器件及其制造方法

    公开(公告)号：WO2016025191A1

    公开(公告)日：2016-02-18

    申请号：PCT/US2015/043072

    申请日：2015-07-31

    申请人： SANDISK TECHNOLOGIES INC.

    发明人： LEE, Yao-Sheng ,  PACHAMUTHU, Jayavel ,  MAKALA, Raghuveer S. ,  MATAMIS, George ,  ALSMEIER, Johann ,  CHIEN, Henry

    IPC分类号： H01L27/115

    CPC分类号： H01L27/11521 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/764 ,  H01L27/11524 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/0649 ,  H01L29/1033 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/513 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/788 ,  H01L29/792

    摘要： A method of making a monolithic three dimensional NAND string includes forming a stack of alternating first and second material layers over a substrate, etching the stack to form a front side opening, partially removing the second material layers through the front side opening to form front side recesses, forming a first blocking dielectric in the front side recesses, forming charge storage regions over the first blocking dielectric in the front side recesses, forming a tunnel dielectric layer and a semiconductor channel over the charge storage regions in the front side opening, etching the stack to form a back side opening, removing the second material layers through the back side opening to form back side recesses using the first blocking dielectric as an etch stop, forming a second blocking dielectric in the back side recesses, and forming control gates over the second blocking dielectric in the back side recesses.

    摘要翻译： 制造单片三维NAND串的方法包括在衬底上形成交替的第一和第二材料层的叠层，蚀刻叠层以形成前侧开口，通过前侧开口部分去除第二材料层以形成正面 凹部，在前侧凹部中形成第一阻挡电介质，在前侧凹部中的第一阻挡电介质的上方形成电荷存储区域，在前侧开口的电荷存储区域上形成隧道电介质层和半导体沟道，蚀刻 堆叠以形成背侧开口，通过背侧开口移除第二材料层，以形成使用第一阻挡电介质作为蚀刻停止件的后侧凹槽，在后侧凹部中形成第二阻挡电介质，并在 在后侧凹槽中的第二阻挡电介质。

    ADVANCED METAL-NITRIDE-OXIDE-SILICON MULTIPLE-TIME PROGRAMMABLE MEMORY
    6.
    发明申请
    ADVANCED METAL-NITRIDE-OXIDE-SILICON MULTIPLE-TIME PROGRAMMABLE MEMORY 审中-公开
    高级金属氮化硅 - 硅多元可编程存储器

    公开(公告)号：WO2015175834A1

    公开(公告)日：2015-11-19

    申请号：PCT/US2015/030891

    申请日：2015-05-14

    申请人： QUALCOMM INCORPORATED

    发明人： LI, Xia ,  WANG, Zhongze ,  PERRY, Daniel Wayne

    IPC分类号： H01L21/28 ,  G11C16/04 ,  H01L29/423 ,  H01L29/66 ,  H01L29/792 ,  H01L27/115

    CPC分类号： H01L27/112 ,  G11C7/00 ,  G11C11/40 ,  G11C16/0475 ,  H01L21/28282 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/42348 ,  H01L29/66833 ,  H01L29/7923

    摘要： An advanced metal-nitride-oxide-silicon (MNOS) multiple time programmable (MTP) memory is provided. In an example, an apparatus includes a two field effect transistor (2T field FET) metal-nitride-oxide-silicon (MNOS) MTP memory. The 2T field FET MNOS MTP memory can include an interlayer dielectric (ILD) oxide region that is formed on a well and separates respective gates of first and second transistors from the well. A control gate is located between the respective gates of the first and second transistors, and a silicon-nitride-oxide (SiN) region is located between a metal portion of the control gate and a portion of the ILD oxide region.

    摘要翻译： 提供先进的金属氮化物 - 氧化物 - 硅（MNOS）多时间可编程（MTP）存储器。 在一个示例中，装置包括两个场效应晶体管（2T场FET）金属氮化物 - 氧化物 - 硅（MNOS）MTP存储器。 2T场FET MNOS MTP存储器可以包括形成在阱上的层间电介质（ILD）氧化物区域，并将第一和第二晶体管的相应栅极与阱分离。 控制栅极位于第一和第二晶体管的各个栅极之间，并且氮化硅 - 氧化物（SiN）区域位于控制栅极的金属部分和ILD氧化物区域的一部分之间。

    MANUFACTURING OF FET DEVICES HAVING LIGHTLY DOPED DRAIN AND SOURCE REGIONS
    9.
    发明申请
    MANUFACTURING OF FET DEVICES HAVING LIGHTLY DOPED DRAIN AND SOURCE REGIONS 审中-公开
    具有轻型排水和源区域的FET器件的制造

    公开(公告)号：WO2014120924A1

    公开(公告)日：2014-08-07

    申请号：PCT/US2014/013853

    申请日：2014-01-30

    申请人： SPANSION LLC

    发明人： FANG, Shenqing ,  KIM, Unsoon

    IPC分类号： H01L21/336 ,  H01L21/265

    CPC分类号： H01L21/823814 ,  H01L21/823828 ,  H01L27/092 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/401 ,  H01L29/6659

    摘要： Embodiments described herein generally relate to methods of manufacturing n-type lightly doped drains and p-type lightly doped drains. In one method, a photoresist mask is used to etch a transistor, and the mask is left in place (i.e., reused) to protect other devices and poly while a high energy implantation is performed in alignment with the photoresist mask, such that the implantation is adjacent to the etched transistor. One example of a high energy implantation is forming lightly doped source and drain regions. This technique of reusing a photoresist mask can be employed for creating lightly doped source and drain regions of one conductivity followed by using the technique a second time to create lightly doped source and drain regions of the complementary conductivity type. This may prevent use of at least one hard mask during manufacturing.

    摘要翻译： 本文描述的实施例通常涉及制造n型轻掺杂排水管和p型轻掺杂排水管的方法。 在一种方法中，使用光致抗蚀剂掩模来蚀刻晶体管，并且当与光致抗蚀剂掩模对准地执行高能量注入时，将掩模留在原位（即，重新使用）以保护其它器件和聚合物，使得植入 与蚀刻晶体管相邻。 高能量注入的一个例子是形成轻掺杂的源极和漏极区域。 可以使用这种重新使用光致抗蚀剂掩模的技术来产生具有一个导电性的轻掺杂源极和漏极区域，然后再次使用该技术来产生互补导电类型的轻掺杂的源极和漏极区域。 这可以防止在制造期间使用至少一个硬掩模。

    USE DISPOSABLE GATE CAP TO FORM TRANSISTORS, AND SPLIT GATE CHARGE TRAPPING MEMORY CELLS
    10.
    发明申请
    USE DISPOSABLE GATE CAP TO FORM TRANSISTORS, AND SPLIT GATE CHARGE TRAPPING MEMORY CELLS 审中-公开
    使用可拆卸的盖子形成晶体管和分离栅极电荷捕获存储器电池

    公开(公告)号：WO2014093644A1

    公开(公告)日：2014-06-19

    申请号：PCT/US2013/074710

    申请日：2013-12-12

    申请人： SPANSION LLC

    发明人： CHEN, Chun ,  RAMSBEY, Mark ,  FANG, Shenqing

    IPC分类号： H01L21/8247 ,  H01L27/115

    CPC分类号： H01L27/11568 ,  H01L21/28282 ,  H01L27/1052 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/42344 ,  H01L29/66833 ,  H01L29/792

    摘要： A semiconductor device and method of making such device is presented herein. The method includes disposing a gate layer over a dielectric layer on a substrate and further disposing a cap layer over the gate layer. A first transistor gate is defined having an initial thickness substantially equal to a combined thickness of the cap layer and the gate layer. A first doped region is formed in the substrate adjacent to the first transistor gate. The cap layer is subsequently removed and a second transistor gate is defined having a thickness substantially equal to the thickness of the gate layer. Afterwards, a second doped region is formed in the substrate adjacent to the second transistor gate. The first doped region extends deeper in the substrate than the second doped region, and a final thickness of the first transistor gate is substantially equal to the thickness of the second transistor gate.

    摘要翻译： 本文提供了制造这种装置的半导体器件和方法。 该方法包括在衬底上的电介质层上设置栅极层，并且在栅极层上进一步设置覆盖层。 第一晶体管栅极被限定为具有基本上等于盖层和栅极层的组合厚度的初始厚度。 在与第一晶体管栅极相邻的衬底中形成第一掺杂区。 盖层随后被去除，并且限定具有基本上等于栅极层厚度的厚度的第二晶体管栅极。 之后，在与第二晶体管栅极相邻的衬底中形成第二掺杂区。 第一掺杂区域在衬底中比第二掺杂区域更深，并且第一晶体管栅极的最终厚度基本上等于第二晶体管栅极的厚度。