公开(公告)号：WO2017035338A1

公开(公告)日：2017-03-02

申请号：PCT/US2016/048658

申请日：2016-08-25

Applicant: LIFE TECHNOLOGIES CORPORATION

Inventor： BUSTILLO, James ,  GRAY, Jeremy ,  OWENS, Jordan

IPC: G01N27/414

CPC classification number: G01N27/4148 ,  G01N27/4145 ,  H01L29/42324

Abstract: An apparatus includes a substrate, a gate structure disposed over the substrate and having an upper surface, a well structure disposed over the substrate and defining a well over the upper surface of the gate structure, a conductive layer disposed on the upper surface of the gate structure and at least partially extending along a wall of the well in the well structure, and a dielectric structure disposed over the well structure and defining an opening to the well.

Abstract translation: 一种设备包括：衬底，设置在衬底上方并具有上表面的栅极结构，设置在衬底上并在栅极结构的上表面上限定阱的阱结构;设置在栅极的上表面上的导电层 结构，并且沿着井的结构中的井的壁至少部分地延伸，以及设置在井结构上并且限定到井的开口的电介质结构。

公开(公告)号：WO2016185679A1

公开(公告)日：2016-11-24

申请号：PCT/JP2016/002224

申请日：2016-04-28

Applicant: パナソニック株式会社

Inventor： 岡　弘章

IPC: G01N27/414 ,  G01N27/00

CPC classification number: G01N27/414 ,  G01N27/00 ,  G01N33/0047 ,  H01L29/42324

Abstract: 化学センサは、電界効果トランジスタと、電界効果トランジスタ上に設けられる検出領域と、検出領域内に設けられる感応膜とを備える。感応膜は金属有機構造体を含む。

Abstract translation: 提供了一种化学传感器，其包括场效应晶体管，设置在场效应晶体管上的检测区域和设置在检测区域中的敏感膜。 敏感膜含有金属有机结构。

公开(公告)号：WO2016050927A1

公开(公告)日：2016-04-07

申请号：PCT/EP2015/072726

申请日：2015-10-01

Applicant: ELMOS SEMICONDUCTOR AKTIENGESELLSCHAFT

Inventor： KLEINING, Tobias ,  VAITKEVITCH, Sergej ,  HOFMANN, Martin

IPC: H01L21/28 ,  G11C16/04 ,  H01L29/423 ,  H01L29/788 ,  H01L29/66

CPC classification number: H01L21/28273 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: Die Flash-Speicherzelle, die durch Anlegen von Programmier- und Löschspannungen beschreibbar sowie löschbar und durch Anlegen einer Lesespannung auslesbar ist, ist verstehen mit einem Halbleitersubstrat (16), in dessen Oberseite (22) voneinander beabstandete Drain- und Source-Anschlussgebiete (24,26) eingebracht sind. Ferner weist die Flash-Speicherzelle eine Gate-Isolationsschicht auf. Die Flash-Speicherzelle ist ferner mit einem Speicherelement (34) für elektrische Ladung versehen. Das Speicherelement (34) ist dezentral zwischen den Drain- und Source-Anschlussgebieten (24,26) und mit jeweiligem lateralen Abstand zu beiden positioniert. Die Flash-Speicherzelle weist eine die Gate-Isolationsschicht (30) überdeckende, das Speicherelement (34) allseitig umgebende sowie gegenüber diesem durch ein Dielektrikum (44,48) elektrisch isolierte Steuertransistor-Gate-Elektrode (32) zur Erzeugung eines wahlweise elektrisch leitenden oder sperrenden Kanals unterhalb der Steuertransistor-Gate-Elektrode (32) auf, wobei die Oberseite (22) des Halbleitersubstrats (16) unterhalb der Gate-Isolationsschicht (30) in einem Bereich zwischen dem Drain- und dem Source-Anschlussgebiet (24,26) ein laterales Dotierstoffprofil aufweist, das im Bereich unterhalb des Speicherelements (34) zur Einstellung einer ersten Schwellspannung, die im Bereich der Auslesespannung liegt, einen Dotierstoff von einem ersten Leitungstyp und im Bereich unterhalb der Steuertransistor-Gate-Elektrode (32) zur Einstellung einer im Vergleich zur ersten Schwellspannung geringeren zweiten Schwellspannung den ersten Dotierstoff (52) und einen zweiten Kompensationsdotierstoff (56) von einem zum ersten Leitungstyp entgegengesetzten zweiten Leitungstyp aufweist.

Abstract translation: 该快速存储单元，其是可写和可擦除和通过施加编程将读取电压施加读取和擦除电压，理解与半导体基板（16），在其上侧（22）间隔开的漏极和源极端子的区域（24， 26）被插入。 此外，栅极绝缘层上的快闪存储器单元。 闪速存储器单元进一步设置有用于将电荷存储元件（34）。 所述存储器元件（34）是漏极和源极末端区域（24,26）以及位于与来自两个相应的横向距离之间的分散。 闪速存储器单元包括用于产生选择性导电或栅极绝缘层（30）由电介质（44,48）电绝缘的控制晶体管栅电极（32）覆盖在所有侧面包围并相对于后者的存储器元件（34） 阻塞控制晶体管栅极电极（32），下方的通道，其中在漏极和源极端子区域之间的区域中的栅极绝缘层（30）下方的半导体基板（16）的上侧（22）（24,26） 具有横向掺杂物轮廓，其在用于为在设定设置的第一阈值电压，其在读出电压，第一导电类型的掺杂剂的范围，并在控制晶体管栅极电极（32）下面的范围中的存储器元件（34）下方的区域 相比于第一阈值电压低第二阈值电压的第一掺杂剂（52）和第二Kompensationsdotierst 从一个方向关闭（56）相反的第一导电类型的第二导电类型。

公开(公告)号：WO2015199994A2

公开(公告)日：2015-12-30

申请号：PCT/US2015/035321

申请日：2015-06-11

Applicant: SANDISK TECHNOLOGIES, INC.

Inventor： KAI, James ,  CHIEN, Henry ,  MATAMIS, George ,  KWON, Thomas Jongwan ,  LEE, Yao-Sheng

IPC: H01L21/28

CPC classification number: G11C16/0425 ,  H01L21/02164 ,  H01L21/28273 ,  H01L21/28562 ,  H01L21/30604 ,  H01L21/31111 ,  H01L21/32133 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11556 ,  H01L29/42324 ,  H01L29/42328 ,  H01L29/4916 ,  H01L29/4975 ,  H01L29/66825 ,  H01L29/7883

Abstract: A monolithic three dimensional NAND string including a stack of alternating first material layers and second material layers different from the first material layers over a major surface of a substrate. The first material layers include a plurality of control gate electrodes and the second material layers include an insulating material and the plurality of control gate electrodes extend in a first direction. The NAND string also includes a semiconductor channel, a blocking dielectric, and a plurality of vertically spaced apart floating gates. Each of the plurality of vertically spaced apart floating gates or each of the second material layers includes a first portion having a first thickness in the second direction, and a second portion adjacent to the first portion in the first direction and having a second thickness in the second direction which is different than the first thickness.

Abstract translation: 一种单片三维NAND串，其包括交替的第一材料层和不同于衬底的主表面上的第一材料层的第二材料层的堆叠。 第一材料层包括多个控制栅电极，第二材料层包括绝缘材料，并且多个控制栅电极沿第一方向延伸。 NAND串还包括半导体通道，阻塞电介质和多个垂直间隔开的浮动栅极。 多个垂直间隔开的浮动栅极或每个第二材料层中的每一个包括在第二方向上具有第一厚度的第一部分和在第一方向上与第一部分相邻的第二部分，并且在第二部分中具有第二厚度 第二方向与第一厚度不同。

公开(公告)号：WO2015167498A1

公开(公告)日：2015-11-05

申请号：PCT/US2014/036057

申请日：2014-04-30

Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L. P.

Inventor： VILLAVELEZ, Reynaldo V, ,  GE, Ning ,  YAOW, Mun Hooi ,  NESS, Erik D, ,  NOVAK, David B,

IPC: H01L21/60

CPC classification number: H01L29/42324 ,  H01L21/28273 ,  H01L28/60 ,  H01L29/42332

Abstract: The present subject matter relates to an integrated circuit. The integrated circuit includes a first metal layer and a second metal layer capacitively coupled to the first metal layer through a dielectric layer. Further, the second metal layer includes an electron leakage path to provide for leakage of charge from the second metal layer in a predetermined leak time period.

Abstract translation: 本主题涉及集成电路。 集成电路包括通过电介质层与第一金属层电容耦合的第一金属层和第二金属层。 此外，第二金属层包括电子泄漏路径，以在预定的泄漏时间段内提供来自第二金属层的电荷泄漏。

公开(公告)号：WO2015131527A1

公开(公告)日：2015-09-11

申请号：PCT/CN2014/090364

申请日：2014-11-05

Applicant: 华为技术有限公司

Inventor： 杨喜超 ,  赵静 ,  张臣雄

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L29/7881 ,  H01L21/28273 ,  H01L29/42324 ,  H01L29/42336 ,  H01L29/66825

Abstract: 一种半浮栅器件及其制备方法，用于解决现有的半浮栅晶体管存在的多种缺陷。半浮栅器件包括：具有第一种掺杂类型的半导体衬底（300）；在半导体衬底（300）表面形成的凸体（301）；在半导体衬底（300）的一侧形成的、具有第二种掺杂类型的漏区（310），漏区与凸体相接；在半导体衬底的另一侧形成的、具有第二种掺杂类型的源区（309），源区通过沟道区（302）和漏区连接；覆盖沟道区和凸体的朝向源区的侧壁的第一层绝缘薄膜（303）；在第一层绝缘薄膜和凸体上形成的、具有第一种掺杂类型的浮栅（305），浮栅通过凸体与漏区相连；第二层绝缘薄膜（306）；在第二层绝缘薄膜上形成的、覆盖浮栅和凸体的控制栅（307）。

公开(公告)号：WO2015099930A1

公开(公告)日：2015-07-02

申请号：PCT/US2014/067134

申请日：2014-11-24

Applicant: INTEL CORPORATION ,  HOPKINS, John D. ,  SIMSEK-EGE, Fatma A.

Inventor： HOPKINS, John D. ,  SIMSEK-EGE, Fatma A.

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L29/66825 ,  H01L21/28273 ,  H01L27/11524 ,  H01L27/11556 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/7889

Abstract: A memory structure having at least substantially aligned floating and control gates. Such a memory structure can include a control gate material disposed between a first insulator layer and a second insulator layer, a floating gate material disposed between the first insulator layer and the second insulator layer and at least substantially aligned with the control gate material, the floating gate material including a metal region, and an interpoly dielectric (IPD) layer disposed between the control gate material and the floating gate material such that the IPD layer electrically isolates the control gate material from the floating gate material.

Abstract translation: 一种具有至少基本对准的浮动和控制门的存储器结构。 这种存储器结构可以包括设置在第一绝缘体层和第二绝缘体层之间的控制栅极材料，设置在第一绝缘体层和第二绝缘体层之间并至少基本上与控制栅极材料对准的浮栅材料，浮动栅极材料 包括金属区域的栅极材料和设置在控制栅极材料和浮置栅极材料之间的多晶硅间电介质（IPD）层，使得IPD层将控制栅极材料与浮动栅极材料电隔离。

公开(公告)号：WO2014166346A1

公开(公告)日：2014-10-16

申请号：PCT/CN2014/074530

申请日：2014-04-01

Applicant: 苏州东微半导体有限公司

Inventor： 刘伟 ,  刘磊 ,  王鹏飞 ,  龚轶

IPC: H01L27/115 ,  H01L29/10 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/0629 ,  H01L27/0727 ,  H01L29/1037 ,  H01L29/42324 ,  H01L29/42336 ,  H01L29/42364 ,  H01L29/4916 ,  H01L29/66825 ,  H01L29/7881

Abstract: 一种U形沟道的半导体存储器，包括：在半导体衬底（200）内设有的U形沟道区（401）、源区（201）和漏区（202），在U形沟道区上设有的第一层绝缘薄膜（203）、设有缺口（204）的浮栅（205）、第二层绝缘薄膜（206）和控制栅（207），在浮栅与漏区之间设有的p−n结二极管，由控制栅、第二层绝缘薄膜和p−n结二极管组成的以控制栅为栅极的栅控二极管。通过在浮栅中设置一个缺口，在不提高U形沟道半导体存储器的制造成本、难度、和不影响U形沟道半导体存储器性能的前提下，进一步降低半导体存储器件的尺寸，提高芯片密度。

公开(公告)号：WO2014108065A1

公开(公告)日：2014-07-17

申请号：PCT/CN2014/070278

申请日：2014-01-08

Applicant: 苏州东微半导体有限公司

Inventor： 刘磊 ,  刘伟 ,  王鹏飞

IPC: H01L21/8249

CPC classification number: H01L29/42324 ,  H01L29/66825 ,  H01L29/7881

Abstract: 本发明属于半导体存储器技术领域，具体涉及一种平面沟道的半导体器件及其制造方法，包括至少一个半导体衬底、一个源极、一个漏极、一个浮栅、一个控制栅以及一个连接所述浮栅和漏极并以所述控制栅为栅极的栅控p-n结二极管。本发明的平面沟道的半导体器件用浮栅存储信息，并通过所述栅控p-n结二极管对浮栅进行充电或放电，具有控制栅对浮栅的电容耦合率高、对数据进行读写时的操作电压低等优点。本发明的平面沟道的半导体器件可以通过先栅工艺和后栅工艺制造，而且可以自对准的形成源极和漏极，工艺过程简单，易于控制。

公开(公告)号：WO2014071666A1

公开(公告)日：2014-05-15

申请号：PCT/CN2012/085826

申请日：2012-12-04

Applicant: 中国科学院微电子研究所

Inventor： 朱慧珑

IPC: H01L21/00 ,  H01L29/786

CPC classification number: H01L29/7881 ,  H01L21/26513 ,  H01L21/2658 ,  H01L21/26586 ,  H01L21/28273 ,  H01L29/1095 ,  H01L29/42324 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/4975 ,  H01L29/517 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/66825

Abstract: 提供了一种半导体器件及其制造方法。包括：在衬底（100）上形成第一掩蔽层（106,112），并以第一掩蔽层（106,112）为掩模形成源区和漏区之一（128）；在衬底（100）上形成第二掩蔽层（120,112），并以第二掩蔽层（120,112）为掩模形成源区和漏区中另一个（128）；去除第二掩蔽层（120,112）的一部分（112），所述一部分（112）靠近所述源区和漏区中另一个（128）；以及形成第一栅介质层（142）和浮栅层（144）；在第二掩蔽层的剩余部分（120）的侧壁上以侧墙的形式形成掩模层（146），并以该掩模层（146）为掩模，对浮栅层（144）进行构图，然后去除掩模层（146）；以及形成第二栅介质层（130），并在第二掩蔽层的剩余部分（120）的侧壁上以侧墙的形式形成栅导体（134）。