公开(公告)号：WO2018147964A1

公开(公告)日：2018-08-16

申请号：PCT/US2018/013296

申请日：2018-01-11

Applicant: QUALCOMM INCORPORATED

Inventor： SENIOR, Richard ,  KOOB, Christopher, Edward ,  CHHABRA, Gurvinder, Singh ,  OPORTUS VALENZUELA, Andres, Alejandro ,  GENG, Nieyan ,  RAGHAVENDRA, Raghuveer ,  PORTER, Christopher ,  JANAKIRAMAN, Anand

IPC: G06F12/02 ,  G06F12/0875 ,  G06F12/0897

CPC classification number: G06F12/128 ,  G06F12/023 ,  G06F12/0875 ,  G06F12/0897 ,  G06F12/12 ,  G06F2212/1044 ,  G06F2212/401 ,  G06F2212/70

Abstract: Reducing bandwidth consumption when performing free memory list cache maintenance in compressed memory schemes of processor-based systems is disclosed. In this regard, a memory system including a compression circuit is provided. The compression circuit includes a compress circuit that is configured to cache free memory lists using free memory list caches comprising a plurality of buffers. When a number of pointers cached within the free memory list cache falls below a low threshold value, an empty buffer of the plurality of buffers is refilled from a system memory. In some aspects, when a number of pointers of the free memory list cache exceeds a high threshold value, a full buffer of the free memory list cache is emptied to the system memory. In this manner, memory access operations for emptying and refilling the free memory list cache may be minimized.

公开(公告)号：WO2018063706A1

公开(公告)日：2018-04-05

申请号：PCT/US2017/049341

申请日：2017-08-30

Applicant: INTEL CORPORATION

Inventor： ZHANG, Chunhui ,  CHAPPELL, Robert S. ,  ILIN, Yury N.

IPC: G06F12/12

CPC classification number: G06N7/005 ,  G06F12/0864 ,  G06F12/12 ,  G06F12/128 ,  G06F2212/1016 ,  G06F2212/1041 ,  G06F2212/70

Abstract: A processor includes an associative memory including ways organized in an asymmetric tree structure, a replacement control unit including a decision node indicator whose value determines the side of the tree structure to which a next memory element replacement operation is directed, and circuitry to cause, responsive to a miss in the associative memory while the decision node indicator points to the minority side of the tree structure, the decision node indicator to point a majority side of the tree structure, and to determine, responsive to a miss while the decision node indicator points to the majority side of the tree structure, whether or not to cause the decision node indicator to point to the minority side of the tree structure, the determination being dependent on a current replacement weight value. The replacement weight value may be counter-based or a probabilistic weight value.

Abstract translation: 处理器包括包含以非对称树结构组织的路的关联存储器，包括决策节点指示符的替换控制单元，其值确定下一个存储元件替换操作所针对的树结构的边 指令和电路，用于在判决节点指示符指向树结构的少数侧时响应于关联存储器中的未命中而导致决策节点指示符指向树结构的多数侧，并且响应于 当决策节点指示符指向树结构的多数侧时，确定是否使决策节点指示符指向树结构的少数侧，确定取决于当前替换权重值。 替换权重值可以是基于计数的或概率权重值。

公开(公告)号：WO2018001528A1

公开(公告)日：2018-01-04

申请号：PCT/EP2016/065598

申请日：2016-07-01

Applicant: INTEL CORPORATION ,  GONZALEZ, Alejandro Duran ,  BLANKENSHIP, Robert G.

Inventor： GONZALEZ, Alejandro Duran ,  BLANKENSHIP, Robert G. ,  BERNAT, Francesc Guim ,  KUMAR, Karthik ,  DIMITROV, Martin P. ,  WILLHALM, Thomas

IPC: G06F12/08 ,  G06F12/122 ,  G06F12/127 ,  G06F12/128 ,  G06F12/0811

CPC classification number: G06F12/128 ,  G06F12/0811 ,  G06F12/122 ,  G06F12/127 ,  G06F2212/1016

Abstract: A processor includes a processing core and a caching circuit, communicatively coupled to the processing core, comprising a dead block predictor (DBP) to predict that a cache line in a last-level cache (LLC) is not to be accessed until an eviction from the LLC, wherein responsive to predicting that the cache line is not to be accessed until the eviction, the caching circuit is to issue an evict message to a memory controller, the evict message comprising a flag indicating a DBP status of the cache line.

Abstract translation: 处理器包括通信地耦合到处理核心的处理核心和高速缓存电路，其包括用于预测最后级别高速缓存（LLC）中的高速缓存行是死区块预测器（DBP）的死区块预测器 在从所述LLC驱逐之前不被访问，其中响应于预测所述高速缓存行将不被访问直到所述驱逐，所述高速缓存电路将向驱动器发出驱逐消息，所述驱逐消息包括指示 缓存行的DBP状态。

公开(公告)号：WO2017176443A1

公开(公告)日：2017-10-12

申请号：PCT/US2017/023169

申请日：2017-03-20

Applicant: QUALCOMM INCORPORATED

Inventor： PRIYADARSHI, Shivam ,  DWIEL, Brandon Harley Anthony ,  AL SHEIKH, Rami Mohammad A. ,  CAIN III, Harold Wade

IPC: G06F12/126 ,  G06F12/0811 ,  G06F12/084

CPC classification number: G06F12/0888 ,  G06F12/0811 ,  G06F12/084 ,  G06F12/12 ,  G06F12/126 ,  G06F12/128 ,  G06F2212/1021 ,  G06F2212/1028 ,  G06F2212/283 ,  G06F2212/502 ,  G06F2212/6046 ,  Y02D10/13

Abstract: Systems and methods are directed to selectively bypassing allocation of cache lines in a cache. A bypass predictor table is provided with reuse counters to track reuse characteristics of cache lines, based on memory regions to which the cache lines belong in memory. A contender reuse counter provides an indication of a likelihood of reuse of a contender cache line in the cache pursuant to a miss in the cache for the contender cache line, and a victim reuse counter provides an indication of a likelihood of reuse for a victim cache line that will be evicted if the contender cache line is allocated in the cache. A decision whether to allocate the contender cache line in the cache or bypass allocation of the contender cache line in the cache is based on the contender reuse counter value and the victim reuse counter value.

Abstract translation: 系统和方法涉及选择性地绕过高速缓存中高速缓存行的分配。 旁路预测器表被提供有重用计数器以基于高速缓存行所属的存储器区域来跟踪高速缓存行的重用特性。 竞争者重用计数器提供根据竞争者高速缓存线中的高速缓存中的未命中而重新使用高速缓存中的竞争者高速缓存线的可能性的指示，并且受害者重用计数器提供重新用于受害者高速缓存的可能性的指示 如果竞争者缓存行被分配到缓存中，则该行将被逐出。 决定是分配缓存中的竞争者缓存行还是绕过缓存中的竞争者缓存行分配基于竞争者重用计数器值和受害者重用计数器值。

公开(公告)号：WO2016105855A1

公开(公告)日：2016-06-30

申请号：PCT/US2015/062830

申请日：2015-11-27

Applicant: INTEL CORPORATION

Inventor： SAMIH, Ahmad A.

IPC: G06F12/12 ,  G06F12/10

CPC classification number: G06F12/122 ,  G06F12/0833 ,  G06F12/127 ,  G06F12/128 ,  G06F2212/62 ,  G11C7/1072

Abstract: Memory eviction that recognizes not all evictions have an equal cost on system performance. A management device keeps a weight and/or a count associated with each portion of memory. Each memory portion is associated with a source agent that generates requests to the memory portion. The management device adjusts the weight by a cost factor indicating a latency impact that could occur if the evicted memory portion is again requested after being evicted. The latency impact is a latency impact for the associated source agent to replace the memory portion. In response to detecting an eviction trigger for the memory device, the management device can identify a memory portion having a most extreme weight, such as a highest or lowest value weight. The management device replaces the identified memory portion with a memory portion that triggered the eviction.

Abstract translation: 识别不是所有驱逐的记忆驱逐在系统性能上具有相同的成本。 管理设备保持与每个存储器部分相关联的权重和/或计数。 每个存储器部分与产生对存储器部分的请求的源代理相关联。 管理设备通过成本因素调整权重，指示如果在被驱逐之后再次请求被驱逐的存储器部分可能发生的延迟影响。 延迟影响是相关源代理替换内存部分的延迟影响。 响应于检测到存储器设备的逐出触发，管理设备可以识别具有最高权重的存储器部分，例如最高或最小值权重。 管理设备用触发驱逐的存储器部分替换所识别的存储器部分。

公开(公告)号：WO2016097795A1

公开(公告)日：2016-06-23

申请号：PCT/IB2014003176

申请日：2014-12-14

Applicant: VIA ALLIANCE SEMICONDUCTOR CO LTD

Inventor： REED DOUGLAS R

IPC: G06F12/08

CPC classification number: G06F12/023 ,  G06F12/0804 ,  G06F12/0846 ,  G06F12/0864 ,  G06F12/123 ,  G06F12/128 ,  G06F2212/1021 ,  G06F2212/282 ,  G06F2212/601 ,  G06F2212/6046 ,  Y02D10/13

Abstract: A cache stores 2ΛJ-byte cache lines has an array of 2ΛN sets each holds tags each X bits and 2∧W ways. An input receives a Q-bit address, MA[(Q-1):0], having a tag MA[(Q-1):(Q-X)] and index MA[(Q-X-1):J]. Q is at least (N+J+X-l). Set selection logic selects one set using the index and tag LSB; comparison logic compares all but the LSB of the tag with all but the LSB of each tag in the selected set and indicates a hit if a match; allocation logic, when the comparison logic indicates there is not a match: allocates into any of the 2ΛW ways of the selected set when operating in a first mode; and into a subset of the 2ΛW ways of the selected set when operating in a second mode. The subset of is limited based on bits of the tag portion.

Abstract translation: 高速缓存存储2ΛJ字节高速缓存线具有2ΛN个数组，每个保存标签每个X位和2∧W个方式。 输入接收具有标签MA [（Q-1）:( Q-X）]和索引MA [（Q-X-1）：J]的Q [M（Q-1）：0]的Q位地址。 Q至少为（N + J + X-1）。 设置选择逻辑使用索引和标签LSB选择一组; 比较逻辑将标签的LSB除了所有集合中的每个标签的所有LSB以外的所有LSB，并且如果匹配则表示一个命中; 分配逻辑，当比较逻辑指示不匹配时：在第一模式下操作时分配给所选集合的2ΛW方式中的任何一个; 并且当在第二模式下操作时，进入所选集合的2ΛW方式的子集。 基于标签部分的比特来限制子集。

公开(公告)号：WO2016038765A1

公开(公告)日：2016-03-17

申请号：PCT/JP2015/002582

申请日：2015-05-22

Applicant: パナソニックIPマネジメント株式会社

Inventor： 小野　正

IPC: G06F12/00

CPC classification number: G06F12/1027 ,  G06F3/0607 ,  G06F3/0655 ,  G06F3/0659 ,  G06F3/0679 ,  G06F3/0685 ,  G06F12/0246 ,  G06F12/0638 ,  G06F12/0875 ,  G06F12/1009 ,  G06F12/128 ,  G06F2212/68 ,  G06F2212/70 ,  G06F2212/7203

Abstract: 　メモリ領域をより有効に利用できるようにすべくメモリデバイスは、ファイルの制御情報（ＦＡＴ）を記憶するＦＡＴ領域（１５１）およびユーザデータ（ＵＤ）を記憶するＵＤ領域（１５２）を有するフラッシュメモリ（１５０）と、少なくともＦＡＴの一部または全部を記憶するＦＡＴ用キャッシュ領域（１４１）を有するキャッシュメモリ（１４０）と、ＦＡＴまたはＵＤの書き込みを行うための書き込みコマンドを受け付けるＩ／Ｆ部（１１０）と、書き込みコマンドに含まれるアドレスに基づき、書き込み対象のデータがＦＡＴであるかＵＤであるかの判定を行い、ＦＡＴであると判定された頻度または回数に基づいて、ＦＡＴ用キャッシュ領域（１４１）のサイズを決定するメモリ制御部（１３０）とを備える。

Abstract translation: 为了有效地使用存储区域，存储设备具有：具有用于存储文件控制信息（FAT）的FAT区域（151）和用于存储用户数据（UD）的UD区域（152）的闪存（150）; 具有用于存储FAT的至少一部分或全部的FAT高速缓存区域（141）的高速缓冲存储器（140） 用于接收用于写入FAT或UD的写入命令的接口单元（110）; 以及存储器控制单元，用于根据写入命令中包含的地址确定要写入的数据是FAT还是UD，以及基于所述FAT缓存区域（141）的大小来确定 将要写入的数据的频率或次数确定为FAT。

公开(公告)号：WO2015016882A1

公开(公告)日：2015-02-05

申请号：PCT/US2013/052936

申请日：2013-07-31

Applicant: INTEL CORPORATION

Inventor： SHANBHOGUE, Vedvyas ,  KUMAR, Arvind

IPC: G06F13/42

CPC classification number: G06F12/0811 ,  G06F12/0808 ,  G06F12/084 ,  G06F12/128 ,  G06F13/4027 ,  G06F13/4269 ,  G06F2212/284 ,  G06F2212/305 ,  G06F2212/69 ,  G11C7/1072

Abstract: In an embodiment, a host controller is configured to control communication with a plurality of universal serial bus (USB) devices, and to couple to a management controller and a host processor. The host controller includes a filter logic to filter information from a management control transmission protocol (MCTP) endpoint of a first USB device from being communicated to the host processor and to provide the MCTP endpoint information to the management controller. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，主机控制器被配置为控制与多个通用串行总线（USB）设备的通信，并且耦合到管理控制器和主机处理器。 主机控制器包括过滤器逻辑，用于将来自第一USB设备的管理控制传输协议（MCTP）端点的信息过滤到主处理器，并向管理控制器提供MCTP端点信息。 描述和要求保护其他实施例。

公开(公告)号：WO2014000641A1

公开(公告)日：2014-01-03

申请号：PCT/CN2013/077963

申请日：2013-06-26

Applicant: SHANGHAI XINHAO MICROELECTRONICS CO. LTD.

Inventor： LIN, Kenneth, Chenghao

IPC: G06F12/08

CPC classification number: G06F12/128 ,  G06F9/3455 ,  G06F9/3804 ,  G06F9/3808 ,  G06F9/382 ,  G06F9/383 ,  G06F9/3832 ,  G06F12/0862 ,  G06F12/0875 ,  G06F2212/452 ,  Y02D10/13

Abstract: A method for facilitating operation of a processor core is provided. The method includes: examining instructions being filled from a second instruction memory to a third instruction memory, extracting instruction information containing at least branch information and generating a stride length of base register corresponding to every data access instruction; creating a plurality of tracks based on the extracted instruction; filling at least one or more instructions that are likely to be executed by the processor core based on one or more tracks from the plurality of tracks from a first instruction memory to the second instruction memory; filling at least one or more in-structions based on one or more tracks from the plurality of tracks from the second instruction memory to the third instruction memory; calculating possible data access address of the data access instruction to be executed next time based on the stride length of the base register.

Abstract translation: 提供了一种便于操作处理器核心的方法。 该方法包括：检查从第二指令存储器填充到第三指令存储器中的指令，提取至少包含分支信息的指令信息，并产生对应于每个数据访问指令的基本寄存器的步幅长度; 基于所提取的指令创建多个轨道; 基于来自多个轨道的从第一指令存储器到第二指令存储器的一个或多个轨道填充可能由处理器核心执行的至少一个或多个指令; 基于从所述第二指令存储器到所述第三指令存储器的所述多个轨道中的一个或多个轨道填充至少一个或多个结构; 基于基本寄存器的步幅长度来计算下一次执行的数据访问指令的可能数据访问地址。

公开(公告)号：WO2012095957A1

公开(公告)日：2012-07-19

申请号：PCT/JP2011/050338

申请日：2011-01-12

Applicant: 富士通株式会社 ,  山本 崇史 ,  石塚 孝治 ,  畑井田 誠 ,  細川 由佳

Inventor： 山本　崇史 ,  石塚　孝治 ,  畑井田　誠 ,  細川　由佳

IPC: G06F12/12 ,  G06F12/08

CPC classification number: G06F12/128 ,  G06F12/121 ,  G06F12/126 ,  G06F2212/1021 ,  G06F2212/502

Abstract: 　複数のエントリ（４０）を備え、前記エントリ（４０）毎に、データ（４２）と前記データ（４２）の状態を表すステータス（４３）とを含む少なくとも１のブロックを備えるキャッシュメモリ（４）と、前記キャッシュメモリ（４）の各ブロックに対して前記データ（４２）のリプレースを行なう制御部（５）とを備え、前記制御部（５）は、前記各エントリ（４０）において前記データ（４２）がリプレースされたリプレース回数を、前記エントリ（４０）毎に計数するカウンタ（５３）と、前記リプレース回数に応じて、前記データ（４２）のリプレース方式を切り替える切替部（５４１）とを備える。

Abstract translation: 一种高速缓冲存储器设备，包括：高速缓冲存储器（4），包括至少一个块，所述至少一个块包括多个条目（40）并且包括用于每个条目（40）的数据（42）和指示所述数据的状态的状态（43） （42）; 以及替换高速缓冲存储器（4）中的每个块的数据（42）的控制单元（5）。 控制单元（5）包括：计数器（53），用于对每个条目（40）计数在每个条目（40）中更换数据（42）的次数; 以及根据替换次数切换数据（42）的替换方法的切换单元（541）。